一种应用于数字锁相环的时间数字转换器的校准方法技术

本发明专利技术公开了一种应用于数字锁相环的时间数字转换器的校准方法，涉及模拟集成电路的设计技术领域，本发明专利技术使用数字频率校准的OSC，产生校准需要的PFD输入相位差，避免了使用时间太长的参考时钟的周期，减少了TDC转换的累计误差和非线性误差，既分别测量了TDC输入相位为正和负时各自的相位偏差，又测量了TDC本身的精度，可供SDM量化误差消除、等功能使用，检测结果为数字输出，数字输出便于反馈控制电路的灵活实现，可以根据实际电路功能和性能的要求，以各种不同的方式实现电源波动反馈控制。制。制。

【技术实现步骤摘要】
一种应用于数字锁相环的时间数字转换器的校准方法


[0001]本专利技术涉及模拟集成电路的设计
，更具体地说，它涉及一种应用于数字锁相环的时间数字转换器的校准方法。

技术介绍

[0002]在过去20年里，数字锁相环在很多高性能的通信芯片中替代了传统的模拟锁相环。虽然最初由得州仪器公司(Texas I nstruments)发表的数字锁相环结构不采用相位/频率检测器(PFD：phase
‑
frequency detector)，但之后文献里出现的数字锁相环大多保留了PFD。
[0003]相比于模拟锁相环(APLL：ana l og phase
‑
l ocked l oop)，数字锁相环有很多优点，比如：改变工艺时电路转换的便利，省去了模拟环路滤波器中占面积的电容，需要数字调制时锁相环参数校正的便利，乃至采用了Σ
‑
Δ小数分频时消除量化噪声的便利等。同时，采用了量化噪声消除的Σ
‑
Δ小数锁相环(FN
‑
PLL：fract iona l
‑
N PLL)，其环路带宽可以增大很多。
[0004]尽管DPLL与APLL相比有上述的诸多优点，但其设计的主要困难就是TDC。TDC的设计要求，除了精度、线性度、功耗之外，一个重要的环节是在DPLL中涉及TDC的一些校准。现有的TDC校准存在使用时间太长的参考时钟的周期，容易增加TDC转换的累计误差和非线性误差。

技术实现思路

[0005]针对现有技术存在的不足，本专利技术的目的在于提供一种应用于数字锁相环的时间数字转换器的校准方法。
[0006]为实现上述目的，本专利技术提供了如下技术方案：
[0007]一种应用于数字锁相环的时间数字转换器的校准方法，包括如下步骤：
[0008]步骤一：将OSC的频率校准至f
osc
，获取OSC的相位差参考时钟CK
ref
和除法器反馈时钟CK
div
；
[0009]步骤二：向PFD输入相位差参考时钟和除法器反馈时钟的第一组数据，设置CK
ref
领先CK
div
共k个OSC周期；
[0010]步骤三：用TDC测量PFD第一组数据的输出脉宽并标记为D
kp
；
[0011]步骤四：向PFD输入相位差参考时钟和除法器反馈时钟的第二组数据，设置CK
ref
领先CK
div
共2k个OSC周期；
[0012]步骤五：用TDC测量PFD第二组数据的输出脉宽并标记为D
2kp
；
[0013]步骤六：利用公式D
p
＝2
·
D
kp
‑
D
2kp
计算PFD的最小正脉冲宽度，对应的k个T
osc
的TDC量化值为D
kTosc
＝D
2kp
‑
D
kp
；
[0014]步骤七：向PFD输入相位差参考时钟和除法器反馈时钟的第三组数据，设置CK
ref
落后CK
div
共k个OSC周期；
[0015]步骤八：用TDC测量PFD第三组数据的输出脉宽并标记为D
km
；
[0016]步骤九：向PFD输入相位差参考时钟和除法器反馈时钟的第四组数据，设置CK
ref
落后CK
div
共2k个OSC周期；
[0017]步骤十：用TDC测量PFD第四组数据的输出脉宽并标记为D
2km
；
[0018]步骤十一：利用公式D
m
＝2
·
D
km
‑
D
2km
计算频率检测器的最小正脉冲宽度。
[0019]进一步的，步骤二中PFD的输入相位差为其中为PFD输入相位为正时的偏差。
[0020]进一步的，步骤四中PFD的输入相位差为
[0021]进一步的，步骤六中PFD输入正相位偏差的TDC转换值为其中T
TDC
是TDC的转换精度。
[0022]进一步的，步骤七中PFD的输入相位差为其中为PFD输入相位为负时的偏差。
[0023]进一步的，步骤九PFD的输入相位差为
[0024]进一步的，步骤十一中PFD输入负相位偏差的TDC转换值为
[0025]与现有技术相比，本专利技术具备以下有益效果：
[0026]1、本专利技术使用数字频率校准的OSC，产生校准需要的PFD输入相位差，避免了使用时间太长的参考时钟的周期，减少了TDC转换的累计误差和非线性误差，既分别测量了TDC输入相位为正和负时各自的相位偏差，又测量了TDC本身的精度，可供SDM量化误差消除、等功能使用。
[0027]2、本专利技术的检测结果为数字输出，数字输出便于反馈控制电路的灵活实现，可以根据实际电路功能和性能的要求，以各种不同的方式实现电源波动最佳的反馈控制。
附图说明
[0028]图1为本专利技术的流程框图；
[0029]图2为包含PFD和TDC的数字锁相环模块图；
[0030]图3为数字锁相环中消除PFD正、负相位偏差的结构框图。
具体实施方式
[0031]无论振荡器部分采用直接数字控制(DCO：d igita l ly
‑
contro l l ed osc i l l ator)，还是采用数模转换器(DAC：d igita l
‑
to
‑
ana l og converter)加上模拟电压控制的振荡器(VCO：vo ltage
‑
contro l l ed osci l l ator)，类似图2采用PFD+时间数字转换器(TDC)+环路数字滤波器的数字锁相环(DPLL：d igita l phase
‑
l ocked l oop)结构，已被学术界和工业界广泛使用。
[0032]考虑到精度和线性度要求，TDC每次转换的使能时间不能太短。类似于在使用电荷泵(CP：charge pump)的APLL里，为了消除CP的死角(dead zone)，PFD的输出脉冲宽度设定
了一个最小值一样。在使用PFD+TDC的DPLL里，PFD的输出脉冲宽度也不能小于一个最小值。为了提高DPLL的总体性能，在DPLL中涉及TDC的校准有以下几方面：1)当PFD输出正相位差时，对应最小相位差的TDC转换值；2)当PFD输出负相位差时，对应最小相位差的TDC转换值；3)TDC的精度测量，用于Σ
‑
Δ量化噪声的消除和数字调制时环路参数的校准等。
[0033]实施例1
[0034]参照图1至图3，本专利技术提出了一种应用于数字锁本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于数字锁相环的时间数字转换器的校准方法，其特征在于，包括如下步骤：步骤一：将OSC的频率校准至f
osc
，获取OSC的相位差参考时钟CK
ref
和除法器反馈时钟CK
div
；步骤二：向PFD输入相位差参考时钟和除法器反馈时钟的第一组数据，设置CK
ref
领先CK
div
共k个OSC周期；步骤三：用TDC测量PFD第一组数据的输出脉宽并标记为D
kp
；步骤四：向PFD输入相位差参考时钟和除法器反馈时钟的第二组数据，设置CK
ref
领先CK
div
共2k个OSC周期；步骤五：用TDC测量PFD第二组数据的输出脉宽并标记为D
2kp
；步骤六：利用公式D
p
＝2
·
D
kp
‑
D
2kp
计算PFD的最小正脉冲宽度，对应的k个T
osc
的TDC量化值为D
kTosc
＝D
2kp
‑
D
kp
；步骤七：向PFD输入相位差参考时钟和除法器反馈时钟的第三组数据，设置CK
ref
落后CK
div
共k个OSC周期；步骤八：用TDC测量PFD第三组...

【专利技术属性】
技术研发人员：束克留，万海军，韩兴成，
申请(专利权)人：苏州聚元微电子股份有限公司，
类型：发明
国别省市：