【技术实现步骤摘要】
一种高精度时间
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数字转换器及其转换方法
[0001]本专利技术属于时间域测量集成电路设计领域，具体的说是一种高精度时间
‑
数字转换器(TDC)及其转换方法。
技术介绍
[0002]时间
‑
数字转换(TDC)广泛应用于集成电路测试仪(ATE)、激光测距、卫星导航、以及量子通信等高尖端领域，同时TDC精度和分辨率的高低与这些领域的先进水平的发展密切相关。目前，尽管皮秒级的TDC主要是在ASIC上实现，但是ASIC设计周期长，价格昂贵等缺点不能满足快速构建TDC测量系统的要求。因而基于FPGA平台的时间数字转换器的设计方法得到广泛使用，它不仅能得到很高的精度，而且具有开发周期短，成本低，设计灵活等优点。
[0003]时间
‑
数字转换器的设计方法一般有抽头延时线法、NUTT插值法、游标延时线法、多链平均法等技术方案。虽然有部分方案的时间分辨率能够达到优于10ps的技术指标，但是它们依然存在非线性性严重、资源开销较大、吞吐量低等缺点，不利于我们构建大规模、并行、即时的时间数字转换器的需求。
技术实现思路
[0004]本专利技术是为了解决上述现有技术存在的不足之处，提出一种高精度时间
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数字转换器及其转换方法，以期能保证降低时间
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数值转换器资源开销和改进线性性的同时，进一步提高测量精度，从而能便于同时构建大规模、多通道并行检测的时间数字转换器。
[0005]本专利技术为达到上述专利技术目...
【技术保护点】
【技术特征摘要】
1.一种高精度时间
‑
数字转换器，其特征在于，包括：采样保持电路、精细测量电路和校准电路；所述采样保持电路由二个二选一多路选择器MUX0、MUX1、一个异或门XOR0、一个D触发器FDRE0、一个反相器INV0、m个缓冲器BUFFER0～BUFFER(m
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1)组成的环形结构RO1；第一个二选一多路选择器MUX0的第一输入端MUX0_I0固定为逻辑低电平，其第二输入端MUX0_I1接入待测信号KEEP_SIGNAL；第二个二选一多路选择器MUX1的第一输入端MUX1_I0连接到第m个缓冲器BUFFER(m
‑
1)的输出端BUFFER_O[m
‑
1]，其第二输入端MUX1_I1固定为逻辑低电平；两个二选一多路选择器的输出端MUX0_O和MUX1_O分别连接到所述异或门XOR0的第一输入端XOR0_I1和第二输入端XOR0_I0；所述异或门XOR0的输出端XOR0_O连接到第一个缓冲器BUFFER0的输入端BUFFER_I[0]；所述第i个缓冲器BUFFER(i)的输出端BUFFER_O[i]接入到第i+1个缓冲器BUFFER(i+1)的输入端BUFFER_I[i+1]，i＝0,1,
…
,m
‑
1；所述D触发器FDRE0的数据输入端口FDRE0_D和同步复位端口FDRE0_R均固定为逻辑低电平、时钟使能端口FDRE0_CE固定为逻辑高电平、时钟输入端口FDRE0_C接入INV0_O信号，所述INV0_O信号是第一个缓冲器BUFFER0的输出信号BUFFER_O[0]的经过反相器INV0后的输出信号；所述D触发器FDRE0的数据输出端口FDRE0_Q分别与两个二选一多路选择器的控制端MUX0_S、MUX1_S相连；所述精细测量电路由n个超前进位链结构CARRY4_0
‑
CARRY4_n
‑
1、一个二选一多路选择器MUX2、两个4
×
n级D触发器组D0[0]
‑
D0[4n
‑
1]、D1[0]
‑
D1[4n
‑
1]、一个反相器INV1、一个3
×
n级反相器组INV2[4k+0]
‑
INV2[4k+3]、INV2[4(k+1)]、INV2[4(k+1)+2]和一个b位计“1”计数器COUNT组成，其中n为偶数，k＝0,2,
…
n
‑
2，b∈(log
24n
,log
28n
]；任意第j个超前进位链结构CARRY4_j由四个两输入数据选择器MUXCY0_j
‑
MUXCY3_j和四个异或门XOR0_j
‑
XOR3_j组成，j＝0,1,
…
,n
‑
1；第j个超前进位链结构CARRY4_j中四个两输入数据选择器MUXCY0_j
‑
MUXCY3_j的第一输入端MUXCY0_I0_j
‑
MUXCY3_I0_j均固定为逻辑低电平，且控制端MUXCY0_S_j
‑
MUXCY3_S_j均固定为逻辑高电平；第j个超前进位链结构CARRY4_j中第q个两输入数据选择器MUXCY(q)_j的输出端MUXCY(q)_C0_j连接到第q+1个两输入数据选择器MUXCY(q+1)_j的第二输入端MUXCY(q+1)_I1_j，其中q＝0,1,2；由四个两输入数据选择器MUXCY0_j
‑
MUXCY3_j的输出端MUXCY0_C0_j
‑
MUXCY3_C3_j构成连续四位进位输出端；第j个超前进位结构CARRY4_j的进位输出端MUXCY3_C3_j连接到第j+1个超前进位结构CARRY4_j+1中第一个两输入数据选择器MUXCY0_j+1的第二输入端MUXCY0_I1_j+1，从而由n个超前进位结构CARRY4_0
‑
CARRY4_n
‑
1级联成一条长链；第j个超前进位链结构CARRY4_j中四个异或门XOR0_j
‑
XOR3_j的第一输入端XOR0_I0_j
‑
XOR3_I0_j均固定为逻辑低电平，其第二输入端XOR0_I1_j
‑
XOR3_I1_j分别连接到四个两输入数据选择器MUXCY0_j
‑
MUXCY3_j的第二输入端MUXCY0_I1_j
‑
MUXCY3_I1_j，则由四个异或门XOR0_j
‑
XOR3_j的输出端XOR0_O0_j
‑
XOR3_O3_j组成连续四位异或输出端；第k个超前进位结构CARRY4_k中四个异或门的输出端XOR0_O0_k
‑
XOR3_O3_k连接到第
一个D触发器D0[4k+0]
‑
D0[4k+3]的数据输入端；第k+1个超前进位结构CARRY4_k+1中的第一个和第三个两输入数据选择器MUXCY0_k+1、MUXCY2_k+1的输出端MUXCY0_C0_k+1、MUXCY2_C2_k+1分别连接到第一个D触发器组D0的数据输入端D0_D[4(k+1)]、D0_D[4(k+1)+2]，第二个异或门XOR1_k+1和第四个异或门XOR3_k+1的输出端XOR1_O1_k+1、XOR3_O3_k+1分别连接第一个D触发器组的数据输入端口D0_D[4(k+1)+1]和D0_D[4(k+1)+3],k＝0,2,4,
…
,n
‑
2；所述第一个D触发器组的输出端D0_O[4(k+1)+1]和D0_O[4(k+1)+3]直接连接到第二级D触发器组的数据输入端D1_D[4(k+1)+1]和D1_D[4(k+1)+3]，第一个D触发器组的输出端D0_O[4k+0]
‑
D0_O[4k+3]、D0_O[4(k+1)]、D0_O[4(k+1)+2]分别连接到反相器组的数据输入端INV2_I[4k+0]
‑
INV2_I[4k+3]、INV2_I[4(k+1)]、INV2_I[4(k+1)+2]，且反相器组的输出端INV2_O[4k+0]
‑
INV2_O[4k+3]、INV2_O[4(k+1)]、INV2_O[4(k+1)+2]连接到第二个D触发器组D1的数据输入端D1_D[4k+0]
‑
D0_D[4k+3]、D1_D[4(k+1)]和D0_D[4(k+1)+2]；所述第一个超前进位结构CARRY4_0中第一个两输入数据选择器MUXCY0的第二输入端MUXCY0_I1_0作为待测开始信号端START；反相器INV1的输入端INV1_I作为待测结束信号输入端口STOP；二选一多路选择器MUX2的第一输入端MUX2_I0连接到反相器输出端INV1_O，二选一多路选择器MUX2的第二输入端MUX2_I1连接到系统时钟端SYS_CLK；第一个D触发器组中任意第j个D触发器D0[j]的时钟输入端D0_C[j]均互联，且连接到二选一多路选择器MUX2的输出端口MUX2_O；第二个D触发器组中任意第j个D触发器D1[j]的时钟输入端D1_C[j]均互联，且连接到系统时钟端SYS_CLK；所述校准电路由一个二选一多路选择器MUX3、一个M阶环形振荡器RO和一个随机存取存储器块RAM0组成，其中，M为奇数；所述M阶环形振荡器由一个两输入与非门NAND0和M
‑
1个反相器INV3[0]
‑
INV3[M
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2]组成；两输入与非门NAND0的第一输入端NAND0_I0连接到第M
‑
1个反相器INV3[M
‑
2...
【专利技术属性】
技术研发人员：梁华国，肖远，胡杰文，汪玉传，鲁迎春，黄正峰，易茂祥，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：
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