一种时间数字转换电路制造技术

本发明专利技术公开了一种时间数字转换电路，包括：计数器单元，用于对定时信号进行脉冲计数，并输出定时信号之间的残差信息和第一计数器值；第一时间测量单元，包括第一延迟锁相环电路、同步电路和异步电路，同步电路用于基于第一延迟锁相环电路输出的相位信号对残差信息进行信号重定时，并输出同步信号和第二计数器值；异步电路用于将残差信息经一延迟链直接输出，得到异步信号；第二时间测量单元，用于对同步信号和异步信号进行插值定时，并输出同步信号和异步信号之间的第三计数器值；译码器，用于基于第一计数器值、第二计数器值和第三计数器值得到定时信号之间的时间差。本发明专利技术中的电路，能够能够得到更高分辨率的测时数据。能够能够得到更高分辨率的测时数据。能够能够得到更高分辨率的测时数据。

【技术实现步骤摘要】
一种时间数字转换电路


[0001]本专利技术涉及数字时钟电路
，尤其涉及到一种时间数字转换电路。

技术介绍

[0002]随着智能电动汽车的发展与普及，应用于汽车辅助驾驶领域的激光雷达将成为必不可缺的车载感知设备，车载激光雷达具有高帧频(厘米级分辨率)，多线并行工作以及扫描点云成像等特点，因此多通道、高精度时间数字转换电路将成为车载激光雷达的关键(重要)模块之一。
[0003]现有时间数字转换集成电路，通常应用于超声波水表等低帧频、纳秒级精度测量领域。高分辨率时间数字转换芯片通常利用ASIC芯片实现，但其设计的灵活度低、开发周期长，在车载激光雷达应用场景中使用的优先级不高。现有针对车载激光雷达应用中的时间数字转换电路一般采用FPGA器件实现，利用FPGA内部的加法器延时链作为高频时钟内插源，从而实现高精度时间测量，受限于加法器延时链中最小门电路的延时，一般测距精度不超过50ps，且该方法需要复杂的后校准技术，对FPGA内部电路的噪声、温漂与失调等误差进行校准，并且FPGA内部资源无法实现通道较多时的时间数字转换的并行处理。

技术实现思路

[0004]因此，本专利技术要解决的技术问题在于解决现有技术中时间数字转换电路测距精度仍然无法满足使用需求，且需要进行复杂的后校准的问题。
[0005]为此，本专利技术提供了一种时间数字转换电路，包括：
[0006]计数器单元，用于对定时信号进行脉冲计数，并输出定时信号之间的残差信息和第一计数器值；
[0007]第一时间测量单元，包括第一延迟锁相环电路、同步电路和异步电路，同步电路和异步电路均与第一延迟锁相环电路相连接，且同步电路和异步电路均与计数器单元相连接；同步电路用于基于第一延迟锁相环电路输出的相位信号对残差信息进行信号重定时，并输出同步信号和第二计数器值；异步电路用于将残差信息经一延迟链直接输出，得到异步信号；
[0008]第二时间测量单元，与同步电路和异步电路相连接，用于对同步信号和异步信号进行插值定时，并输出同步信号和异步信号之间的第三计数器值；
[0009]译码器，与计数器单元、同步电路和第二时间测量单元相连接，用于基于第一计数器值、第二计数器值和第三计数器值得到定时信号之间的时间差。
[0010]进一步地，第二时间测量单元包括第二延迟锁相环电路，且第二延迟锁相环电路中的延时链为具有双端输出的并联比例负载电容的延时链。
[0011]进一步地，第二延迟锁相环电路的反馈时钟信号为第一延迟锁相环电路输出的相位信号中的第i相信号，参考时钟信号为第一延迟锁相环电路输出的相位信号中的第i+2相信号。
[0012]进一步地，若第一延迟锁相环电路输出的为相位差为τ1的N1分相的信号，第二延迟锁相环电路输出的为相位差为τ2的N2分相的信号，则同步信号经第二延迟锁相环电路的延时链后得到相位差为τ2的同步分相信号，异步信号经第二延迟锁相环电路的延时链后得到相位差为n2τ2的异步分相信号，且N2为n2的倍数。
[0013]进一步地，同步电路包括第一触发器组和第二触发器组，且第一触发器组和第二触发器组均包括N1个触发器；第一延迟锁相环电路输出的N1分相的信号分别为第一触发器组中N1个触发器的输入信号，定时信号为第一触发器组中各触发器的时钟信号；第一触发器组中N1个触发器的互补输出端分别连接至第二触发器组中N1个触发器的数据输入端，且第一触发器组中触发器的输入信号的n1个移相信号为对应的第二触发器组中触发器的时钟信号。
[0014]进一步地，异步电路包括一相位差为n1τ1的延时链。
[0015]进一步地，第二时间测量单元还包括锁存电路，锁存电路为由多个触发器形成的点阵结构，同步分相信号为点阵结构中触发器的输入信号，异步分相信号为点阵结构中触发器的时钟信号，点阵结构中的横向触发器组的输出信号之间的相位差为τ2，点阵结构中的竖向触发器组的输出信号之间的相位差为n2τ2。
[0016]进一步地，第一延迟锁相环电路中的延时链由多个具有两个输入通道的差分延迟可调多路复用器组成。
[0017]本专利技术提供的技术方案，具有如下优点：
[0018]1、本专利技术提供的时间数字转换电路，通过设置依次连接的计数器单元、第一时间测量单元和第二时间测量单元，且颗粒度由大到小，能够得到更高分辨率的测时数据，且能够解决现有技术中大量延迟单元与寄存器使用造成高积分非线性的问题，以及精度受限于工艺特性(PVT)的问题；同时，通过设置第一时间测量单元包括第一延迟锁相环电路、同步电路和异步电路，将同步信号传播过程中引起的总延迟通过异步信号传播路径中的延迟进行补偿，能够防止时间测量信号在第一时间测量单元和第二时间测量单元之间偏移，保证该时间数字转换电路的时间测量精度。
[0019]2、本专利技术提供的时间数字转换电路，通过取第一延迟锁相环电路输出的相位信号中的两个信号(第i相和第i+2相)分别作为第二延迟锁相环的参考时钟和反馈时钟，能够得到颗粒度小、分辨率高的测时数据信号，且不需要高频的外部参考时钟输入，降低了该时间数据转换电路的实现难度。
附图说明
[0020]为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0021]图1为本专利技术实施例提供的一种时间数字转换电路的结构示意图；
[0022]图2为本专利技术实施例提供的第一延时锁相环单元的电路结构图；
[0023]图3为本专利技术实施例提供的同步电路和异步电路的电路结构图和时序图；
[0024]图4为本专利技术实施例提供的第二延时锁相环单元的电路结构图；
[0025]图5为本专利技术实施例提供的锁存单元的电路结构图。
具体实施方式
[0026]下面将结合附图对本专利技术的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0027]在本专利技术的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0028]本实施例提供了一种时间数字转换电路，如图1所示，包括：计数器单元、第一时间测量单元和第二时间测量单元。
[0029]其中，计数器单元用于对定时信号进行脉冲计数，并输出定时信号(Start/Stop)之间的残差信息和第一计数器值。
[0030]其中，第一时间测量单元包括第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时间数字转换电路，其特征在于，包括：计数器单元，用于对定时信号进行脉冲计数，并输出所述定时信号之间的残差信息和第一计数器值；第一时间测量单元，包括第一延迟锁相环电路、同步电路和异步电路，所述同步电路和所述异步电路均与所述第一延迟锁相环电路相连接，且所述同步电路和所述异步电路均与所述计数器单元相连接；所述同步电路用于基于所述第一延迟锁相环电路输出的相位信号对所述残差信息进行信号重定时，并输出同步信号和第二计数器值；所述异步电路用于将所述残差信息经一延迟链直接输出，得到异步信号；第二时间测量单元，与所述同步电路和所述异步电路相连接，用于对所述同步信号和所述异步信号进行插值定时，并输出所述同步信号和所述异步信号之间的第三计数器值；译码器，与所述计数器单元、所述同步电路和所述第二时间测量单元相连接，用于基于所述第一计数器值、所述第二计数器值和所述第三计数器值得到所述定时信号之间的时间差。2.根据权利要求1所述的时间数字转换电路，其特征在于，所述第二时间测量单元包括第二延迟锁相环电路，且所述第二延迟锁相环电路中的延时链为具有双端输出的并联比例负载电容的延时链。3.根据权利要求2所述的时间数字转换电路，其特征在于，所述第二延迟锁相环电路的反馈时钟信号为所述第一延迟锁相环电路输出的相位信号中的第i相信号，参考时钟信号为所述第一延迟锁相环电路输出的相位信号中的第i+2相信号。4.根据权利要求2或3所述的时间数字转换电路，其特征在于，若所述第一延迟锁相环电路输出的为相位差为τ1的N1分相的信号，所述第二延迟锁相环电...

【专利技术属性】
技术研发人员：李晴，张野，宋子奇，田冀楠，臧光，吴勇，王东，何滇，王文强，翟世奇，查梦凡，
申请(专利权)人：西安电子科技大学芜湖研究院，
类型：发明
国别省市：