一种具备自动复位机制的多级时间数字转换器制造技术

本发明专利技术公开了一种具备自动复位机制的多级时间数字转换器，涉及时间数字转换器技术领域，包括依次级联的第一级量化结构、第二级量化结构和第三级量化结构；第一级量化结构包括：一个n位二进制计数器；第二级量化结构包括：并行的多相时钟插值采样电路和同步电路；第三级量化结构包括：加入自动复位电路的游标延迟环；加入自动复位电路的游标延迟环包括：第一输入上升沿检测电路和第二输入上升沿检测电路、第一脉冲展宽电路和第二脉冲展宽电路、自动复位电路。自动复位电路。自动复位电路。

【技术实现步骤摘要】
一种具备自动复位机制的多级时间数字转换器


[0001]本专利技术涉及时间数字转换器
，具体为一种具备自动复位机制的多级时间数字转换器。

技术介绍

[0002]时间数字转换器(Time
‑
to
‑
Digital Converter,TDC)可以将一个或多个触发事件之间的时间间隔转化为数字信号，以方便进行量化处理，其已经被广泛应用于高能物理实验、生物医学成像以及3D成像中的激光测距等科研和工业生产领域。
[0003]文献[1](Markovic B,Tisa S,Villa F A,et al.A High
‑
Linearity,17ps Precision Time
‑
to
‑
Digital Converter Based on a Single
‑
Stage Vernier Delay Loop Fine Interpolation[J].IEEE Transactions on Circuits and Systems I:Regular Papers)提出的基于延迟锁相环的多级量化结构是目前比较流行的一种时间数字转换器的实现方式，可以在得到较高的时间分辨率的同时，还能实现较大的动态范围。然而，此类方式所采用的复位方式只能对宽度较大的触发信号进行连续地测量，必须要提出一种新的复位机制，来满足TDC对各种宽度信号的测量需求。

技术实现思路

[0004]本专利技术针对现有方案存在的问题，提供了一种具备自动复位机制的多级时间数字转换器，具体包括：依次级联的第一级量化结构、第二级量化结构和第三级量化结构。
[0005]所述第一级量化结构包括：一个n位二进制计数器。
[0006]所述第二级量化结构包括：并行的多相时钟插值采样电路和同步电路。
[0007]所述第三级量化结构包括：加入自动复位电路的游标延迟环。
[0008]所述加入自动复位电路的游标延迟环包括：
[0009]第一输入上升沿检测电路和第二输入上升沿检测电路，第一输入上升沿检测电路的输入端与外部触发信号Asyn相连，第二输入上升沿检测电路的输入端与外部触发信号到来之后的第一个多相时钟信号Syn相连，第一输入上升沿检测电路和第二输入上升沿检测电路的输出端均与异或门的一个输入端相连。
[0010]第一脉冲展宽电路和第二脉冲展宽电路，第一脉冲展宽电路的输入端与和第一输入上升沿检测电路连接的异或门的输出端相连，第二脉冲展宽电路的输入端与和第二输入上升沿检测电路连接的异或门的输出端相连。
[0011]自动复位电路，其输入端分别与第一脉冲展宽电路和第二脉冲展宽电路的输出端相连。
[0012]进一步的，所述第一输入上升沿检测电路和第二输入上升沿检测电路均包括：
[0013]第一反相器，其输入端即为对应的输入上升沿检测电路的输入端。
[0014]第一与门，其一个输入端与第一反相器的输出端相连，其另一个输入端与对应的输入上升沿检测电路的输入信号相连，其输出端即为对应的输入上升沿检测电路的输出
端。
[0015]进一步的，所述第一脉冲展宽电路和第二脉冲展宽电路均包括：
[0016]SR锁存器，其R端即为对应的脉冲展宽电路的输入端,其S端通过两个延迟为τ2的延迟单元与对应的脉冲展宽电路的输入信号相连，其Q端即为对应的脉冲展宽电路的输出端。
[0017]进一步的，所述自动复位电路包括：
[0018]D触发器，其Clk端与第一脉冲展宽电路的输出端相连,其D端与第二脉冲展宽电路的输出端相连，其D端还与第一缓冲器相连。
[0019]多路选择器，其I0端与全局复位信号Reset相连，其I1端通过第二反相器与D触发器的Q端相连，其I1端还与第一脉冲展宽电路内的SR锁存器的Reset端和第二脉冲展宽电路内的SR锁存器的Reset端同时相连，其S端通过一个延迟为τ2的延迟单元与全局复位信号Reset相连。
[0020]D触发器的复位端通过两个延迟为τ2的延迟单元与多路选择器M的输出端相连。
[0021]进一步的，所述加入自动复位电路的游标延迟环还包括：
[0022]第二与门，其一个输入端与全局复位信号Reset相连，其另一个输入端通过四个延迟为τ2的延迟单元与第一脉冲展宽电路内的SR锁存器的Q端相连，其输出端与和第一输入上升沿检测电路连接的异或门的另一个输入端相连。
[0023]第三与门，其一个输入端与全局复位信号Reset相连，其另一个输入端通过一个延迟为τ1和三个延迟为τ2的延迟单元与第二脉冲展宽电路内的SR锁存器的Q端相连，其输出端与和第二输入上升沿检测电路连接的异或门的另一个输入端相连。
[0024]脉冲计数器，其输入端通过第二缓冲器与D触发器的Clk端相连，其复位端与全局复位信号Reset相连，其输出端为加入自动复位电路的游标延迟环的输出端。
[0025]进一步的，所述第一级量化结构中的n位二进制计数器利用寄存器组对数据进行自动复位。
[0026]进一步的，所述第二级量化结构中的多相时钟插值采样电路利用寄存器组对数据进行自动复位。
[0027]与现有技术相比，本专利技术提供了一种具备自动复位机制的多级时间数字转换器，其有益效果是：
[0028]本专利技术针对现有的基于延迟锁相环的多级量化结构进行了改进，加入了一种自动复位机制，使其对不同宽度的、连续到来的外部触发信号都能正确地完成量化；本专利技术提出的具有自动复位机制的时间量化结构不仅保证了较好的分辨率、线性度等性能指标，还增加了对连续脉冲到达时间的进行测量的功能，适合应用于辐射探测器前端读出系统等各种时间测量领域。
附图说明
[0029]图1为文献[1]提出的多级时间数字转换器的结构图；
[0030]图2为文献[1]提出的多级时间数字转换器的时间测量时序图；
[0031]图3为文献[1]采用的传统游标延迟环的结构图；
[0032]图4为文献[1]采用的传统游标延迟环的关键节点时序图；
[0033]图5为本专利技术提出的加入自动复位机制的游标延迟环结构示意图；
[0034]图6为本专利技术提出的自动复位电路的关键节点示意图；
[0035]图7为本专利技术提出的具有自动复位机制的游标延迟环关键节点时序图；
[0036]图8为本专利技术提出的具有连续时间测量功能的计数器时序图；
[0037]图9为本专利技术提出的具有连续测量功能的多级TDC的第二级量化电路结构图；
[0038]图10为本专利技术提出的具有连续测量功能的多级TDC的第二级量化电路测量时序图；
[0039]图11为本专利技术提出的具有自动复位机制的游标延迟环测量时序图。
具体实施方式
[0040]下面结合附图1至图11，对本专利技术的具体实施方式作进一步描述。以下实施例仅用于更加清楚地说明本专利技术的技术方案，而不能以此来限制本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具备自动复位机制的多级时间数字转换器，其特征在于，包括：依次级联的第一级量化结构、第二级量化结构和第三级量化结构；所述第一级量化结构包括：一个n位二进制计数器；所述第二级量化结构包括：并行的多相时钟插值采样电路和同步电路；所述第三级量化结构包括：加入自动复位电路的游标延迟环；所述加入自动复位电路的游标延迟环包括：第一输入上升沿检测电路和第二输入上升沿检测电路，第一输入上升沿检测电路的输入端与外部触发信号Asyn相连，第二输入上升沿检测电路的输入端与外部触发信号到来之后的第一个多相时钟信号Syn相连，第一输入上升沿检测电路和第二输入上升沿检测电路的输出端均与异或门的一个输入端相连；第一脉冲展宽电路和第二脉冲展宽电路，第一脉冲展宽电路的输入端与和第一输入上升沿检测电路连接的异或门的输出端相连，第二脉冲展宽电路的输入端与和第二输入上升沿检测电路连接的异或门的输出端相连；自动复位电路，其输入端分别与第一脉冲展宽电路和第二脉冲展宽电路的输出端相连。2.如权利要求1所述的一种具备自动复位机制的多级时间数字转换器，其特征在于，所述第一输入上升沿检测电路和第二输入上升沿检测电路均包括：第一反相器，其输入端即为对应的输入上升沿检测电路的输入端；第一与门，其一个输入端与第一反相器的输出端相连，其另一个输入端与对应的输入上升沿检测电路的输入信号相连，其输出端即为对应的输入上升沿检测电路的输出端。3.如权利要求2所述的一种具备自动复位机制的多级时间数字转换器，其特征在于，所述第一脉冲展宽电路和第二脉冲展宽电路均包括：SR锁存器，其R端即为对应的脉冲展宽电路的输入端,其S端通过两个延迟为τ2的延迟单元与对应的脉冲展宽电路的输入信号相连，其Q端即为对应的脉冲展宽电路的输出端。4.如权利要求3所述的一种具备自动复位机制...

【专利技术属性】
技术研发人员：郑然，赵子崴，王佳，魏晓敏，薛菲菲，胡永才，
申请(专利权)人：西北工业大学，
类型：发明
国别省市：