降低寄生电容的鳍式电晶管结构及其制造方法技术

本发明专利技术提供一种降低寄生电容的鳍式电晶管结构，包括衬底，衬底上形成有多个鳍式结构，鳍式结构两侧的源、漏区分别形成有与其相连接的导电层；鳍式结构、导电层上形成有第二层间介质层，使得每两相邻的鳍式结构及两者间的导电层间具有空隙。本发明专利技术的两鳍式结构间的低K侧墙被去除形成间隙，降低了Cov电容容值，降低了寄生电容，进一步提高了芯片性能。进一步提高了芯片性能。进一步提高了芯片性能。

【技术实现步骤摘要】
降低寄生电容的鳍式电晶管结构及其制造方法


[0001]本专利技术涉及半导体
，特别是涉及一种降低寄生电容的鳍式电晶管结构及其制造方法。

技术介绍

[0002]FinFET全称Fin Field
‑
Effect Transistor，中文名叫鳍式场效应晶体管，是一种新的互补式金氧半导体晶体管。FinFET命名根据晶体管的形状与鱼鳍的相似性。其电子显微镜照片如左图所示。
[0003]FinFET源自于传统标准的晶体管—场效应晶体管(Field
‑
Effect Transistor，FET)的一项创新设计。在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构。在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少漏电流(leakage)，也可以大幅缩短晶体管的栅长。
[0004]如图1所示，在现有结构的一种鳍式晶体管结构中，包括衬底01，衬底01上形成有多个鳍式结构，鳍式结构的两侧形成有低K侧墙03，鳍式结构两侧的源、漏区分别形成有与其相连接的导电层08，衬底01上形成有覆盖鳍式结构的第一层间介质层07，Cov为栅和源漏交叠部分电容的容值，由于低K介质层的存在，其增加了电容容值，进而提高了鳍式晶体管的寄生电容。
[0005]为解决上述问题，需要提出一种新型的降低寄生电容的鳍式电晶管结构及其制造方法。

技术实现思路

[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种降低寄生电容的鳍式电晶管结构及其制造方法，用于解决现有技术中Cov为栅和源漏交叠部分电容的容值，由于低K介质层的存在，其增加了电容容值，进而提高了鳍式晶体管的寄生电容的问题。
[0007]为实现上述目的及其他相关目的，本专利技术提供一种降低寄生电容的鳍式电晶管结构，包括：
[0008]衬底，所述衬底上形成有多个鳍式结构，所述鳍式结构两侧的源、漏区分别形成有与其相连接的导电层；
[0009]所述鳍式结构、所述导电层上形成有第二层间介质层，使得每两相邻的所述鳍式结构及两者间的所述导电层间具有空隙。
[0010]优选地，所述衬底为硅衬底。
[0011]优选地，所述导电层的材料为钨。
[0012]优选地，所述第二层间介质层的材料为二氧化硅。
[0013]优选地，所述鳍式结构包括自下而上叠加的氧化层、高K介质层、U形的第一、二功函数金属层，所述第二功函数金属层上形成有金属栅层，所述金属栅层上形成有帽层。
[0014]优选地，所述第一功函数金属层为P型功函数金属层，所述第二功函数金属层为N型功函数金属层。
[0015]优选地，所述衬底上形成有外延层，所述导电层与所述鳍式结构两侧的源、漏区上的外延层连接。
[0016]优选地，所述帽层的材料为氮化硅。
[0017]一种如上述降低寄生电容的鳍式晶体管结构的制造方法，包括：
[0018]步骤一、提供衬底，所述衬底上形成有多个鳍式结构以及形成于所述鳍式结构侧壁上的侧墙，所述衬底上形成有覆盖所述鳍式结构和所述侧墙的第一层间介质层，所述层间介质层上形成有与所述鳍式结构两侧的源、漏区相连接的接触孔，所述接触孔中填充有导电层；
[0019]步骤二、去除所述第一层间介质层，之后去除所述侧墙；
[0020]步骤三、形成覆盖所述鳍式结构、所述导电层的第二层间介质层，使得每两相邻的所述鳍式结构及两者间的所述导电层间具有空隙；
[0021]步骤四、研磨所述第二层间介质层至所述导电层表面。
[0022]优选地，步骤二中均采用干法刻蚀的方法去除所述第一层间介质层和所述侧墙。
[0023]优选地，步骤二中所述侧墙为低K材料。
[0024]优选地，步骤二、三中所述第一、二层间介质层的材料均为二氧化硅。
[0025]优选地，步骤四中采用化学机械平坦化研磨的方法研磨所述第二层间介质层至所述导电层表面。
[0026]如上所述，本专利技术的降低寄生电容的鳍式电晶管结构及其制造方法，具有以下有益效果：本专利技术的两鳍式结构间的低K侧墙被去除形成间隙，降低了Cov电容容值，降低了寄生电容，进一步提高了芯片性能。
附图说明
[0027]图1显示为现有技术中的鳍式场效应晶体管示意图；
[0028]图2显示为本专利技术的工艺流程示意图；
[0029]图3显示为本专利技术的去除第一层间介质层示意图；
[0030]图4显示为本专利技术的去除低K侧墙示意图；
[0031]图5显示为本专利技术的形成第二层间介质层示意图；
[0032]图6显示为本专利技术的研磨第二层间介质层示意图。
具体实施方式
[0033]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0034]请参阅图6，本专利技术提供一种降低寄生电容的鳍式电晶管结构，包括：
[0035]衬底01，衬底01上形成有多个鳍式结构，鳍式结构两侧的源、漏区分别形成有与其相连接的导电层08；
[0036]在本专利技术的实施例中，衬底01为硅衬底01。
[0037]在本专利技术的实施例中，导电层08的材料为钨。
[0038]鳍式结构、导电层08上形成有第二层间介质层，使得每两相邻的鳍式结构及两者间的导电层08间具有空隙12，低K侧墙03被去除形成间隙，降低了Cov电容容值，降低了寄生电容，进一步提高了芯片性能。
[0039]在本专利技术的实施例中，第二层间介质层的材料为二氧化硅。
[0040]在本专利技术的实施例中，鳍式结构包括自下而上叠加的氧化层09、高K介质层10、U形的第一、二功函数金属层，第二功函数金属层11上形成有金属栅层，金属栅层上形成有帽层06。
[0041]需要说明的是，鳍式结构的结构与材料也可为本领域技术人员已知的其它的鳍式晶体管结构。
[0042]在本专利技术的实施例中，第一功函数金属层04为P型功函数金属层，第二功函数金属层11为N型功函数金属层。
[0043]具体地，高K介质层10的材料可为HfO2，P型功函数金属层的材料可为TiN,或TaN，N型功函数金属层的材料可为TiAl或Al，金属栅极05的材料可为Al。
[0044]在本专利技术的实施例中，衬底01上形成有外延层02，导电层08与鳍式结构两侧的源、漏区上的外延层02连接，通常外延层02为锗硅外延层02或掺杂磷元素的硅外延层02。
[0045]在本专利技术的实施例中，帽层06的材料为氮化硅。
[0046]请参阅图2，一种如上述降低寄生电容的鳍式晶体管结构的制造方法，包括：
[0047]步骤一、提供衬底01，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种降低寄生电容的鳍式晶体管结构，其特征在于，包括：衬底，所述衬底上形成有多个鳍式结构，所述鳍式结构两侧的源、漏区分别形成有与其相连接的导电层；所述鳍式结构、所述导电层上形成有第二层间介质层，使得每两相邻的所述鳍式结构及两者间的所述导电层间具有空隙。2.根据权利要求1所述的降低寄生电容的鳍式晶体管结构，其特征在于：所述衬底为硅衬底。3.根据权利要求1所述的降低寄生电容的鳍式晶体管结构，其特征在于：所述导电层的材料为钨。4.根据权利要求1所述的降低寄生电容的鳍式晶体管结构，其特征在于：所述第二层间介质层的材料为二氧化硅。5.根据权利要求1所述的降低寄生电容的鳍式晶体管结构，其特征在于：所述鳍式结构包括自下而上叠加的氧化层、高K介质层、U形的第一、二功函数金属层，所述第二功函数金属层上形成有金属栅层，所述金属栅层上形成有帽层。6.根据权利要求1所述的降低寄生电容的鳍式晶体管结构，其特征在于：所述第一功函数金属层为P型功函数金属层，所述第二功函数金属层为N型功函数金属层。7.根据权利要求1所述的降低寄生电容的鳍式晶体管结构，其特征在于：所述衬底上形成有外延层，所述导电层与所述鳍式结构两侧的源、漏区上的外延层连接。8.根据权利要求1所述的降低寄生电容的鳍式晶体管结构，其特征在于：所述帽层的材...

【专利技术属性】
技术研发人员：翁文寅，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：