半导体器件及半导体器件的制备方法技术

本发明专利技术提供的一种半导体器件及半导体器件的制备方法，半导体器件包括衬底、依次在衬底上形成的GaN和势垒层、通过刻蚀所述GaN层和所述势垒层形成的第一凹槽、形成在第一凹槽以及与所述第一凹槽相接的所述势垒层的上表面的n型重掺杂GaN材料，本发明专利技术通过n型重掺杂GaN材料填充第一凹槽并延伸至势垒层的上表面，改善了n型重掺杂GaN材料与GaN异质结侧壁的欧姆接触，降低了n型重掺杂GaN材料与GaN异质结侧壁的接触电阻。二次外延n型重掺杂GaN材料在第一凹槽内生长之后继续在势垒层上侧向外延生长，有利于改善n型重掺杂GaN材料表面粗糙的问题，进一步降低n型重掺杂GaN材料和金属的接触电阻。电阻。电阻。

【技术实现步骤摘要】
半导体器件及半导体器件的制备方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件及半导体器件的制备方法。

技术介绍

[0002]采用金属有机物化学气相沉积技术在源漏欧姆接触区域二次再生长n型重掺杂GaN形成欧姆接触的增强型高电子迁移率晶体管结构及实现方法，主要用于制作高压功率开关和数字电路领域的高性能电子器件。
[0003]AlGaN/GaN基高电子迁移率晶体管HEMT以其大的禁带宽度、高的临界击穿场强、高的电子饱和漂移速度以及强的自发和压电极化效应产生的具有优越输运特性的二维电子气2DEG等出色的材料性能而受到广泛关注，在高温、高压、高频大功率微波电子器件应用方面有得天独厚的优势。
[0004]在GaN基HEMT器件的制造工艺过程中，源漏欧姆接触工艺是关键技术之一，直接影响着器件的频率和功率性能。在欧姆接触区二次外延生长n型重掺杂GaN以降低欧姆接触电阻率和改善表面形貌已成为近几年国际上的新型工艺。该工艺可以实现非合金的欧姆接触，大大提高了欧姆接触表面及边缘形貌，并可以实现源漏栅的自对准工艺。二次外延生长n型重掺杂GaN大都采用分子束外延(MBE)方法外延实现，但也有人采用金属有机化学气相沉积(MOCVD)方法。该方法实现的欧姆接触电阻主要包括金属与n型重掺杂GaN间的接触电阻、n型重掺杂GaN的体电阻以及n型重掺杂GaN与GaN异质结侧壁的接触电阻。n型重掺杂GaN与GaN异质结侧壁接触的好坏直接影响着n型重掺杂GaN与GaN异质结侧壁的接触电阻，该接触电阻对整体欧姆接触影响最大。图1a至图1c为现有技术二次外延生长重掺杂GaN材料制备流程示意图，如图1a至图1c所示，实用图案化的SiO2层作为掩膜，刻蚀暴露出的GaN沟道层3以及势垒层4，刻蚀深度至GaN异质结界面以下，如图1b所示，在实际操作过程中，由于存在刻蚀精度的问题，容易对GaN异质结产生过度刻蚀的问题，GaN异质结的侧部位置相对于其上方的掩膜层SiO2层而言，内缩一段距离，如图1c所示，在二次外延生长重掺杂GaN材料时，由于过度刻蚀情况的存在，重掺杂GaN材料的侧边与GaN异质结接触不良，造成n型重掺杂GaN与GaN异质结侧壁的接触电阻大幅提高。
[0005]因此，有效降低n型重掺杂GaN与GaN异质结侧壁的接触电阻对减小整体欧姆接触有着重要的意义。
[0006]综上所述，目前现有技术无法有效降低源漏区欧姆接触电阻。此外，器件制备工艺步骤复杂，工艺精度控制难度大，设备昂贵，不能满足市场化商品生产。

技术实现思路

[0007]本专利技术的目的在于提供一种工艺简单、欧姆接触电阻小的半导体器件及半导体器件的制备方法，降低n型重掺杂GaN与GaN异质结侧壁的接触电阻，减小器件制造难度，提高器件制造工艺的重复性和可控性，使器件能更好地应用在高压功率开关和数字电路中。
[0008]为实现上述目的，本专利技术提供一种半导体器件的制备方法，包括以下步骤：
[0009]依次在衬底上形成GaN层和势垒层；
[0010]在所述势垒层的上表面生长SiO2介质层；
[0011]利用在源漏欧姆接触区域第一次刻蚀所述SiO2层至所述势垒层的上表面，形成第一窗口区；
[0012]在所述第一窗口区刻蚀所述GaN层和所述势垒层，刻蚀至所述GaN层和所述势垒层异质结界面以下形成第一凹槽，而后使用高温退火炉进行退火处理；
[0013]在第一次刻蚀所述SiO2层的基础上继续第二次刻蚀所述SiO2层，以在所述第一窗口区的基础上得到水平投影面积扩大的第二窗口区；
[0014]在所述第二窗口区二次外延n型重掺杂GaN材料。
[0015]作为可选的技术方案，第二次刻蚀所述SiO2层获得的所述第二窗口区的边缘至第一次刻蚀所述SiO2层获得的所述第一窗口区的边缘的水平距离介于0
‑
100nm。
[0016]作为可选的技术方案，所述在第一次刻蚀所述SiO2层的基础上继续第二次刻蚀所述SiO2层为在第一次刻蚀所述SiO2层的基础上继续第二次刻蚀所述SiO2层至所述势垒层的上表面；所述第二窗口区暴露所述第一凹槽以及部分所述势垒层的上表面。
[0017]作为可选的技术方案，所述n型重掺杂GaN材料的厚度超过所述势垒层的上表面。
[0018]作为可选的技术方案，所述在第二窗口区二次外延n型重掺杂GaN材料为在所述第一凹槽中以及所述第一凹槽外部分所述势垒层的上表面二次外延所述n型重掺杂GaN材料。
[0019]作为可选的技术方案，限制出所述第二窗口区的所述SiO2层具有倾斜侧面。
[0020]作为可选的技术方案，所述势垒层的使用材料为AlGaN、InAlN或AlN。
[0021]作为可选的技术方案，所述SiO2层厚度为20
‑
300nm。
[0022]作为可选的技术方案，本专利技术提供一种半导体器件的制备方法，还包括：
[0023]腐蚀掉所述势垒层上的所述SiO2层，在所述势垒层上制备栅电极以及在所述n型重掺杂GaN材料上分别设置源电极和漏电极，其中所述栅电极和所述源电极、漏电极相互绝缘。
[0024]作为可选的技术方案，本专利技术提供一种半导体器件的制备方法，还包括：
[0025]利用在栅极区域选择性刻蚀SiO2层至所述势垒层的上表面，以形成栅极生长区域；
[0026]在所述栅极生长区域设置与所述势垒层肖特基接触的栅电极以及在所述n型重掺杂GaN材料上分别设置源电极和漏电极。
[0027]另一方面，本专利技术还提供一种半导体器件，包括：
[0028]衬底；
[0029]依次在所述衬底上形成的GaN层和势垒层；
[0030]第一凹槽，所述第一凹槽通过刻蚀所述GaN层和所述势垒层形成，所述第一凹槽的底面位于所述GaN层和所述势垒层异质结界面以下；
[0031]n型重掺杂GaN材料，所述n型重掺杂GaN材料形成在所述第一凹槽以及与所述第一凹槽相接的所述势垒层的上表面；
[0032]栅电极，所述栅电极形成在所述势垒层上；
[0033]源电极以及漏电极，所述源电极以及漏电极形成在所述n型重掺杂GaN材料上。
[0034]作为可选的技术方案，所述第一凹槽的边缘位置至相邻的所述n型重掺杂GaN材料位于所述势垒层上的边缘位置的水平距离介于0
‑
100nm。
[0035]作为可选的技术方案，所述n型重掺杂GaN材料的厚度超过所述势垒层的上表面。
[0036]作为可选的技术方案，本专利技术提供的一种半导体器件还包括：
[0037]SiO2层，所述SiO2层形成在所述势垒层的上表面且位于所述栅电极和所述n型重掺杂GaN材料之间。
[0038]作为可选的技术方案，所述SiO2层靠近所述n型重掺杂GaN材料的一侧具有倾斜侧面。
[0039]作为可选的技术方案，所述势垒层的使用材料为AlGaN、InAlN或AlN。
[004本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件制备方法，其特征在于，包括以下步骤：依次在衬底上形成GaN层和势垒层；在所述势垒层的上表面生长SiO2介质层；利用在源漏欧姆接触区域第一次刻蚀所述SiO2层至所述势垒层的上表面，形成第一窗口区；在所述第一窗口区刻蚀所述GaN层和所述势垒层，刻蚀至所述GaN层和所述势垒层异质结界面以下形成第一凹槽，而后使用高温退火炉进行退火处理；在第一次刻蚀所述SiO2层的基础上继续第二次刻蚀所述SiO2层，以在所述第一窗口区的基础上得到水平投影面积扩大的第二窗口区；在所述第二窗口区二次外延n型重掺杂GaN材料。2.根据权利要求1所述的半导体器件制备方法，其特征在于，第二次刻蚀所述SiO2层获得的所述第二窗口区的边缘至第一次刻蚀所述SiO2层获得的所述第一窗口区的边缘的水平距离介于0
‑
100nm。3.根据权利要求1所述的半导体器件制备方法，其特征在于，所述在第一次刻蚀所述SiO2层的基础上继续第二次刻蚀所述SiO2层为在第一次刻蚀所述SiO2层的基础上继续第二次刻蚀所述SiO2层至所述势垒层的上表面；所述第二窗口区暴露所述第一凹槽以及部分所述势垒层的上表面。4.根据权利要求1所述的半导体器件制备方法，其特征在于，所述n型重掺杂GaN材料的厚度超过所述势垒层的上表面。5.根据权利要求3所述的半导体器件制备方法，其特征在于，所述在第二窗口区二次外延n型重掺杂GaN材料为在所述第一凹槽中以及所述第一凹槽外部分所述势垒层的上表面二次外延所述n型重掺杂GaN材料。6.根据权利要求1所述的半导体器件制备方法，其特征在于，限制出所述第二窗口区的所述SiO2层具有倾斜侧面。7.根据权利要求1所述的半导体器件制备方法，其特征在于，所述势垒层的使用材料为AlGaN、InAlN或AlN。8.根据权利要求1所述的半导体器件制备方法，其特征在于，所述SiO2层厚度为20
‑
300nm。9.根据权利要求1所述的半导体器件制备方法，其...

【专利技术属性】
技术研发人员：程凯，
申请(专利权)人：苏州晶湛半导体有限公司，
类型：发明
国别省市：