一种基于氧化镓的MOS晶圆制备方法技术

本发明专利技术实施例提供一种基于氧化镓的MOS晶圆制备方法，包括：制备氧化镓衬底；在所述氧化镓衬底上制备氧化镍/氧化镓异质PN结；通过所述氧化镓衬底和所述氧化镍/氧化镓异质PN结，制备氧化镓基底的MOS晶圆。本技术方案中通过硬掩模的镂空部分磁控溅射氧化镍，可以获得自上而下的氧化镍/氧化镓异质PN结构，解决氧化镓P型掺杂困难的问题，从而使氧化镓增强型MOS晶圆的制备成为可能。晶圆的制备成为可能。晶圆的制备成为可能。

【技术实现步骤摘要】
一种基于氧化镓的MOS晶圆制备方法


[0001]本专利技术涉及晶圆制造
，尤其涉及一种基于氧化镓的MOS晶圆制备方法。

技术介绍

[0002]随着晶体管特征尺寸的缩小，由于短沟道效应等物理规律和制造成本的限制，主流硅基材料与CMOS技术正发展到10纳米工艺节点而很难继续提升。目前，氧化镓因其优良的特性被认为是新一代集成电路半导体材料。氧化镓是一种具有超宽禁带半导体材料，与碳化硅、氮化镓相比，氧化镓的禁带宽度达到了4.9eV，高于碳化硅的3.25eV和氮化镓的3.4eV，确保了其抗辐照和抗高温能力，可以在超低温、强辐射等极端环境下保持稳定的性质。而其高击穿场强的特性则确保了制备的氧化镓器件可以在超高电压下使用，有利于提高载流子收集效率。
[0003]在实现本专利技术过程中，专利技术人发现现有技术中至少存在如下问题：
[0004]栅介质层是场效应晶体管中重要的结构，栅介质层需要与半导体材料在界面产生较大的带偏，以有效抑制栅极漏电流。然而，由于氧化镓自身超宽的禁带宽度，在作为场效应晶体管的基底材料时，其栅介质层的选择范围变得非常有限。而满足禁带宽度要求的栅介质层材料，其介电常数又普遍很低。要保证同等的栅电极对沟道的控制能力，低介电常数的栅介质层的厚度会降低，导致栅极漏电流的增大，从而影响器件性能。由于氧化镓P型掺杂技术缺失，氧化镓同质PN结作为极其重要的基础器件暂时难以实现，导致氧化镓二极管器件缺乏采用同质PN结抑制阳极边缘峰值电场(例如场环、结终端扩展等)。同时，场效应晶体管一般为耗尽型器件，增强型结构难以设计和实现。常见的增强型设计方案往往会大幅提升器件的开态电阻，导致过高的导通损耗。
[0005]综上，尽管氧化镓具有适宜做半导体材料的优良特性，然而现有技术均不适用于制备基于氧化镓的MOS晶圆。因此，如何实现一种可靠的氧化镓基底MOS晶圆的制备方法，是需要解决的问题。

技术实现思路

[0006]本专利技术实施例提供一种基于氧化镓的MOS晶圆制备方法，用以解决现有技术中难以制备基于氧化镓的MOS晶圆的问题。
[0007]为达到上述目的，本专利技术实施例提供一种基于氧化镓的MOS晶圆的制备方法，包括：制备氧化镓衬底；在所述氧化镓衬底上制备氧化镍层；通过所述氧化镓衬底和所述氧化镍层制备MOS晶圆。
[0008]上述技术方案具有如下有益效果：
[0009]本技术方案中，通过硬掩模的镂空磁控溅射氧化镍，可以在氧化镓衬底上制得氧化镍层，从而，氧化镍层和氧化镓衬底构成了自上而下的异质PN结结构，解决了氧化镓P型掺杂困难的问题，从而使以氧化镓为衬底的增强型MOS晶圆的制备成为可能；而氧化镓具有优良的性能，从而使最终产品的MOS管具有优良的抗高温、抗低温、抗辐射和抗高压能力。
附图说明
[0010]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0011]图1是本专利技术实施例一种基于氧化镓的MOS晶圆制备方法的流程图；
[0012]图2是本专利技术实施例中在氧化镓衬底上制备氧化镓低掺杂漂移层的示意图；
[0013]图3是本专利技术实施例中的硬掩膜示意图；
[0014]图4是本专利技术实施例中磁控溅射氧化镍的示意图；
[0015]图5是本专利技术实施例中制备源区的示意图；
[0016]图6是本专利技术实施例中生长源电极层和掩膜层的示意图；
[0017]图7是本专利技术实施例中构造沟槽的示意图；
[0018]图8是本专利技术实施例中制备P型介质层的示意图；
[0019]图9是本专利技术实施例中制备栅电极层的示意图；
[0020]图10是本专利技术实施例中去除掩膜层后的示意图；
[0021]附图标号：100、氧化镓衬底；101、氧化镓低掺杂漂移层；102、欧姆接触电极；200、硬掩膜；300、氧化镍层；301、氧化镍靶材；400、源区；401、源电极层；402、掩膜层；403、P型介质层；404、栅电极层；500、沟槽。
具体实施方式
[0022]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0023]如图1所示，本专利技术实施例提供一种基于氧化镓的MOS晶圆制备方法，包括：
[0024]S100、制备氧化镓衬底；
[0025]S200、在氧化镓衬底上制备氧化镍层；
[0026]S300、通过氧化镓衬底和氧化镍层制备基于氧化镓基底的MOS晶圆。
[0027]为了解决现有技术中氧化镓同质PN结难以制备的问题，本申请中，在原有增强型晶体管设计基础上，引入了同样为宽禁带半导体材料的P型NiO，在氧化镓衬底上制备了氧化镍层，由此构成了氧化镍/氧化镓异质PN结结构；同时，与沟槽型结构相结合，成功设计并制备出氧化镓增强型异质结场效应晶体管，使得氧化镓的优异特性得以在半导体上发挥出来，并使得由此晶圆制得的半导体器件具有了良好的抗高温、抗低温、抗辐射和抗高压能力。
[0028]进一步的，步骤S200具体包括：
[0029]S210、在氧化镓衬底的正面制备氧化镓低掺杂漂移层；
[0030]S220、以磁控溅射方式，在氧化镓低掺杂漂移层之上制备氧化镍层。
[0031]本申请中，现在氧化镓衬底的正面制备氧化镓低掺杂漂移层，并在氧化镓衬底背面做欧姆接触电极并且快速热退火处理。之后以磁控溅射的方式形成氧化镍层。
[0032]进一步的，步骤S220具体包括：
[0033]S221、构建具有中部镂空的硬掩膜；硬掩膜的厚度为0.05mm～5mm；硬掩膜的中部镂空的形状为方形、或圆形；
[0034]S222、将氧化镍靶材放置于氧化镓低掺杂漂移层的外侧；
[0035]S223、将硬掩膜放置于氧化镍靶材与氧化镓低掺杂漂移层之间，并保持硬掩膜与氧化镓低掺杂漂移层互相平行；
[0036]S224、选定氧化镓低掺杂漂移层上的与中部镂空相对应的区域作为溅射目标区域；
[0037]S225、调整氧化镍靶材的朝向，使磁控溅射的溅射方向与氧化镓低掺杂漂移层水平面之间的夹角为锐角；
[0038]S226、透过中部镂空，向溅射目标区域内磁控溅射氧化镍靶材，以使溅射目标区域内生成氧化镍层。
[0039]为了在氧化镓衬底上相应的位置制备多个氧化镍层，本技术方案中，可以采用带有镂空区域的硬掩膜，在进行磁控溅射时，通过硬掩膜形成的“窗口”，将氧化镍靶材溅射到氧化镓低掺杂漂移层上的目标区域。通过硬掩膜中镂空区域的设计，可以控制每个氧化镍层的位置和大小。根据需本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于氧化镓的MOS晶圆制备方法，其特征在于，包括：制备氧化镓衬底；在所述氧化镓衬底上制备氧化镍层；通过所述氧化镓衬底和所述氧化镍层制备MOS晶圆。2.如权利要求1所述的MOS晶圆的制备方法，其特征在于，所述在所述氧化镓衬底上制备氧化镍层，具体包括：在所述氧化镓衬底的正面制备氧化镓低掺杂漂移层；以磁控溅射方式，在所述氧化镓低掺杂漂移层之上制备所述氧化镍层。3.如权利要求2所述的MOS晶圆的制备方法，其特征在于，所述以磁控溅射方式，在所述氧化镓低掺杂漂移层之上制备所述氧化镍层，具体包括：构建具有中部镂空的硬掩膜；将氧化镍靶材放置于所述氧化镓低掺杂漂移层的外侧；将所述硬掩膜放置于所述氧化镍靶材与所述氧化镓低掺杂漂移层之间，并保持所述硬掩膜与所述氧化镓低掺杂漂移层互相平行；选定所述氧化镓低掺杂漂移层上的与所述中部镂空相对应的区域作为溅射目标区域；透过所述中部镂空，向所述溅射目标区域内磁控溅射所述氧化镍靶材，以使所述溅射目标区域内生成所述氧化镍层。4.如权利要求3所述的MOS晶圆的制备方法，其特征在于，在所述向所述溅射目标区域内磁控溅射所述氧化镍靶材之前，还包括：调整所述氧化镍靶材的朝向，使所述磁控溅射的溅射方向与所述氧化镓低掺杂漂移层水平面之间的夹角为锐角。5.如权利要求3所述的MOS晶圆的制备方法，其特征在于，所述氧化镍层的厚度范围为20nm～2000nm；在所述向所述溅射目标区域内磁控溅射所述氧化镍靶材的过程中，保持所述氧化镍层的生长环境温度≤250℃，并选用由氩气和氧气组成的混合气体作为所述氧化镍层的生长气氛。6.如权利要求3所述的MOS晶圆的制备方法，其特征在于，所述硬...

【专利技术属性】
技术研发人员：刘道国，
申请(专利权)人：深圳市尚鼎芯科技有限公司，
类型：发明
国别省市：