半导体结构及其形成方法技术

一种半导体结构及其形成方法，结构包括：衬底，包括若干沿第一方向排布的有源区和第一隔离层；位于衬底内的若干组凹槽结构，若干凹槽结构沿第三方向排布且沿第一方向贯穿若干有源区，第三方向与第二方向相互垂直，凹槽结构包括：平行排列的第一凹槽、第二凹槽和第三凹槽，所述第三方向与第一方向呈锐角夹角；位于第一凹槽内的伪栅极结构；位于第二凹槽内的第一字线栅极结构；位于第三凹槽内的第二字线栅极结构；位于第一字线栅极结构和第二字线栅极结构之间的第二隔离层，第二隔离层沿第一方向贯穿若干有源区；位于衬底第一面上的若干电容结构；位于衬底第二面上平行于第三方向且沿第一方向排布的若干位线。所述半导体结构的形成工艺得到简化。成工艺得到简化。成工艺得到简化。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
[0003]动态随机存取存储器的基本存储单元由一个存储晶体管和一个存储电容组成，而存储阵列由多个存储单元组成。存储电容器用来存储代表存储信息的电荷，存储晶体管是控制存储电容器的电荷流入和释放的开关，存储晶体管还与存储中的内部电路连接，接收内部电路的控制信号。其中，存储晶体管中形成有源区、漏区和栅极，栅极用于控制源区和漏区之间的电流流动，并连接至字线，漏区用于构成位线接触区，以连接至位线源区用于构成存储节点接触区，以连接至存储电容器。随着集成电路制造技术的不断发展，需要进一步提高存储器芯片的器件密度，以获得更大的数据存储量。
[0004]综之，现有的动态随机存取存储器还有待改善。

技术实现思路

[0005]本专利技术解决的技术问题是提供一种半导体结构及其形成方法，提高存储器的性能。
[0006]为解决上述技术问题，本专利技术技术方案提供一种半导体结构，包括：衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，各有源区在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有长边，所述长边方向平行于第二方向；位于所述衬底内的若干组凹槽结构，所述凹槽结构自第一面向第二面延伸，所述若干凹槽结构沿第三方向排布，且所述凹槽结构沿第一方向贯穿若干有源区，所述第三方向与所述第一方向相互垂直，所述凹槽结构包括：沿第三方向平行排列的第一凹槽、第二凹槽和第三凹槽，所述第一凹槽、第二凹槽和第三凹槽之间相互分立，所述第三方向与所述第二方向呈锐角夹角；位于第一凹槽内的伪栅极结构；位于第二凹槽内的第一字线栅极结构；位于第三凹槽内的第二字线栅极结构；位于第一字线栅极结构和第二字线栅极结构之间的第二隔离层，所述第二隔离层沿第一方向贯穿若干有源区，所述第一字线栅极结构和第二字线栅极结构分别与所述第二隔离层相邻；位于衬底第一面上的若干电容结构，若干所述电容结构与对应的有源层电连接；位于衬底第二面上的若干位线，所述位线平行于第三方向且沿第一方向排布，各条所述位线与若干有源区电连接。
[0007]可选的，还包括：位于衬底第一面的有源区内的第一源漏掺杂区；所述电容结构与所述第一源漏掺杂区电连接，所述电容结构在衬底第一面上的投影至少与部分所述第一源漏掺杂区重合。
[0008]可选的，所述第二隔离层自衬底第一面向第二面延伸；所述第二隔离层的深度大于所述第一字线栅极结构和第二字线栅极结构的深度。
[0009]可选的，还包括：位于所述有源区和位线之间的位线插塞，所述位线插塞位于第一字线栅极结构和第二字线栅极结构之间有源区上。
[0010]可选的，所述第二隔离层自衬底第二面向第一面延伸；所述第二隔离层与衬底第一面的间距小于所述第一字线栅极结构和第二字线栅极结构与衬底第一面的间距。
[0011]可选的，所述电容结构位于所述伪栅极结构两侧的有源区上。
[0012]可选的，所述衬底第二面暴露出所述第一隔离层底部表面。
[0013]可选的，还包括：位于衬底第二面的有源区内的第二源漏掺杂区，所述位线与所述第二源漏掺杂区电连接。
[0014]可选的，所述第二源漏掺杂区的厚度大于所述第一字线栅极结构底部、第二字线栅极结构底部的第一隔离层的厚度。
[0015]可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面低于所述衬底第一面表面。
[0016]可选的，所述第一源漏掺杂区的底部表面低于所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面。
[0017]可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的底部平面高于所述第一隔离层的底部平面。
[0018]可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的材料包括多晶硅。
[0019]可选的，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。
[0020]可选的，所述第三方向与所述第二方向的夹角范围为大于等于0度且小于等于45度。
[0021]可选的，相邻第一字线栅极结构和第二字线栅极结构之间的间距小于相邻伪栅极结构和第一字线栅极结构之间的间距。
[0022]相应地，本专利技术技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，各有源区在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有长边，所述长边方向平行于第二方向；在衬底内形成若干组凹槽结构，所述凹槽结构自第一面向第二面延伸，所述若干凹槽结构沿第三方向排布，且所述凹槽结构沿第一方向贯穿若干有源区，所述第三方向与所述第一方向相互垂直，所述凹槽结构包括：沿第三方向平行排列的第一凹槽、第二凹槽和第三凹槽，所述第一凹槽、第二凹槽和第三凹槽之间相互分立，所述第三方向与所述第二方向呈锐角夹角；在第一凹槽内形成伪栅极结构；在第二凹槽内形成第一字线栅极结构；在第三凹槽内形成第二字线栅极结构；在第一字线栅极结构和第二字线栅极结构之间形成第二隔离层，所述第二隔离层沿第一方向贯穿若干有源区，所述第一字线栅极结构和第二字线栅极结构分别与所述第二隔离层相邻；在衬底第一面上形成若干电容结构，若干所述电容结构与对应的有源层电连
接；在衬底第二面上形成若干位线，所述位线平行于第三方向且沿第一方向排布，各条所述位线与若干有源区电连接。
[0023]可选的，在衬底第一面上形成若干电容结构之前，还包括：在衬底第一面的有源区内形成第一源漏掺杂区；所述电容结构与所述第一源漏掺杂区电连接，所述电容结构在衬底第一面上的投影至少与部分所述第一源漏掺杂区重合。
[0024]可选的，所述第二隔离层自衬底第一面向第二面延伸；所述第二隔离层的深度大于所述第一字线栅极结构和第二字线栅极结构的深度。
[0025]可选的，所述第二隔离层的形成方法包括：形成伪栅极结构、第一字线栅极结构和第二字线栅极结构之后，在衬底内形成第四凹槽，所述第四凹槽自衬底第一面向衬底第二面延伸，所述第四凹槽沿第一方向贯穿若干有源区，所述第四凹槽暴露出所述第一字线栅极结构和第二字线栅极结构的侧壁表面；在第四凹槽内形成第二隔离层。
[0026]可选的，还包括：形成位于所述有源区和位线之间的位线插塞，所述位线插塞位于第一字线栅极结构和第二字线栅极结构之间有源区上。
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，各有源区在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有相互平行的两条长边，所述长边方向平行于第二方向；位于所述衬底内的若干组凹槽结构，所述凹槽结构自第一面向第二面延伸，所述若干凹槽结构沿第三方向排布，且所述凹槽结构沿第一方向贯穿若干有源区，所述第三方向与所述第一方向相互垂直，所述凹槽结构包括：沿第三方向平行排列的第一凹槽、第二凹槽和第三凹槽，所述第一凹槽、第二凹槽和第三凹槽之间相互分立，所述第三方向与所述第二方向呈锐角夹角；位于第一凹槽内的伪栅极结构；位于第二凹槽内的第一字线栅极结构；位于第三凹槽内的第二字线栅极结构；位于第一字线栅极结构和第二字线栅极结构之间的第二隔离层，所述第二隔离层沿第一方向贯穿若干有源区，所述第一字线栅极结构和第二字线栅极结构分别与所述第二隔离层相邻；位于衬底第一面上的若干电容结构，若干所述电容结构与对应的有源层电连接；位于衬底第二面上的若干位线，所述位线平行于第三方向且沿第一方向排布，各条所述位线与若干有源区电连接。2.如权利要求1所述的半导体结构，其特征在于，还包括：位于衬底第一面的有源区内的第一源漏掺杂区；所述电容结构与所述第一源漏掺杂区电连接，所述电容结构在衬底第一面上的投影至少与部分所述第一源漏掺杂区重合。3.如权利要求2所述的半导体结构，其特征在于，所述第二隔离层自衬底第一面向第二面延伸；所述第二隔离层的深度大于所述第一字线栅极结构和第二字线栅极结构的深度。4.如权利要求3所述的半导体结构，其特征在于，还包括：位于所述有源区和位线之间的位线插塞，所述位线插塞位于第一字线栅极结构和第二字线栅极结构之间有源区上。5.如权利要求2所述的半导体结构，其特征在于，所述第二隔离层自衬底第二面向第一面延伸；所述第二隔离层与衬底第一面的间距小于所述第一字线栅极结构和第二字线栅极结构与衬底第一面的间距。6.如权利要求5所述的半导体结构，其特征在于，所述电容结构位于所述伪栅极结构两侧的有源区上。7.如权利要求1所述的半导体结构，其特征在于，所述衬底第二面暴露出所述第一隔离层底部表面。8.如权利要求7所述的半导体结构，其特征在于，还包括：位于衬底第二面的有源区内的第二源漏掺杂区，所述位线与所述第二源漏掺杂区电连接。9.如权利要求8所述的半导体结构，其特征在于，所述第二源漏掺杂区的厚度大于所述第一字线栅极结构底部、第二字线栅极结构底部的第一隔离层的厚度。10.如权利要求2所述的半导体结构，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面低于所述衬底第一面表面。
11.如权利要求10所述的半导体结构，其特征在于，所述第一源漏掺杂区的底部表面低于所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的顶部表面。12.如权利要求1所述的半导体结构，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的底部平面高于所述第一隔离层的底部平面。13.如权利要求1所述的半导体结构，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构的材料包括多晶硅。14.如权利要求1所述的半导体结构，其特征在于，所述伪栅极结构、第一字线栅极结构、第二字线栅极结构包括复合结构，所述复合结构包括第一栅极层和位于第一栅极层上的第二栅极层；所述第一栅极层的材料包括多晶硅，所述第二栅极层的材料包括金属钨。15.如权利要求1所述的半导体结构，其特征在于，所述第三方向与所述第二方向的夹角范围为大于等于0度且小于等于45度。16.如权利要求1所述的半导体结构，其特征在于，相邻第一字线栅极结构和第二字线栅极结构之间的间距小于相邻伪栅极结构和第一字线栅极结构之间的间距。17.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，各有源区在所述第一面或所述第二面的投影图形为长条形，且所述长条形具有相互平行的两条长边，所述长边方向平行于第二方向；在衬底内形成若干组凹槽结构，所述凹槽结构自第一面向第二面延伸，所述若干凹槽结构沿第三方向排布，且所述凹槽结构沿第一方向贯穿若干有源区，所述第三方向与所述第一方向相互垂直，所述凹槽结构包括：沿第三方向平行排列的第一凹槽、第二凹槽和第三凹槽，所述第一凹槽、第二凹槽和第三凹槽之间相互分立，所述第三方向与所述第二方向呈锐角夹角；在第一凹槽内形成伪栅极结构；在第二凹...

【专利技术属性】
技术研发人员：华文宇，丁潇，
申请(专利权)人：芯盟科技有限公司，
类型：发明
国别省市：