【技术实现步骤摘要】
考虑最大时延优化的FPGA布线方法
[0001]本专利技术属于集成电路计算机辅助设计
,具体涉及一种考虑最大时延优化的FPGA布线方法。
技术介绍
[0002]逻辑验证在超大规模集成电路(Very Large Scale Integration Circuit,VLSI)物理设计自动化中起着重要的作用。随着超大规模集成电路尺寸的快速增加,用于实现逻辑验证的时间变长,复制成本也越来越高。因此,对于现代先进的超大规模集成电路,需要一种有效的、可扩展的逻辑验证方法。现有的VLSI逻辑验证方法分为以下三类:(1)软件仿真方法、(2)硬件仿真方法和(3)现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)原型设计方法。基于软件的模拟器是可视化的,并为VLSI开发人员提供了调试能力。然而,这样的模拟器需要在单个处理器上依次模拟所有的逻辑门,所以它的运行时间对于大型的VLSI设计来说太长了。与软件仿真相比,硬件仿真方法大大加快了电路的生成过程,但实施代价将会大大增加。现在因集成电路技术的发展,使用的芯片规模越来越大,之前所述的两种验证方法的劣势愈加明显。
[0003]目前,现场可编程逻辑门阵列已被广泛运用于云计算、人工智能中的深度学习和FPGA原型系统。与逻辑仿真和硬件仿真的方法不同,FPGA原型方法在成本和运行时间上花费更少,因此在工业上得到了广泛的应用。对于FPGA原型设计,如果是很小规模的电路,则可以在单个FPGA上进行逻辑验证。但是,目前的超大规模集成电路设计的尺寸是巨 ...
【技术保护点】
【技术特征摘要】
1.一种考虑最大时延优化的FPGA布线方法,其特征在于,包括以下步骤:步骤S1:采用布线驱动的布局优化算法,将电路设计划分为系统时延更小的分区;步骤S2:采用基于拉格朗日松弛方法的TDM比率初次分配方法,得到最优的TDM比率分配结果;步骤S3:基于实际约束条件的TDM比率合法化算法对TDM比率分配结果进行合法化操作;步骤S4:基于协商交换的最大时延优化算法,进一步减少TDM比率,缩小系统时延。2.根据权利要求1所述的一种考虑最大时延优化的FPGA布线方法,其特征在于,所述布线驱动的布局优化算法,具体为:(1)为每个逻辑元素提供一个初始位置,并调整逻辑元素的面积;(2)基于约束将逻辑元素打包到基本逻辑元素中;(3)拥塞驱动的全局布局,为合法化提供全局布局结果;(4)确定每个逻辑元素的确切位置;(5)采用改进贪婪算法进行的详细布局。3.根据权利要求1所述的一种考虑最大时延优化的FPGA布线方法,其特征在于,所述步骤S2具体为:步骤S21:根据约束条件将TDM分配问题建模为公式(1),公式(1)如下所示:其中,at
sink
是到达目标节点的系统时延,at
i
是到达节点i的系统时延,x
i
是第i条边上的TDM比率,p
i
是第i个连接对上边的数目;其中,公式(1)中的第二个约束条件展开后可以得到公式(2),公式(2)如下所示:步骤S22:对公式(2)中所示的约束进行松弛,对于每一个约束条件,引入一个非负的拉格朗日乘子变量;步骤S23:基于拉格朗日松弛法求解约束优化问题,得到最优的TDM比率分配结果。4.根据权利要求3所述的一种考虑最大时延优化的FPGA布线方法,其特征在于,所述步骤S22具体为:对每个FPGA引入了λ
i
,并且对每条边e
p,q
上的约束引入μ
p,q
,松弛后的公式如下所示:
综上,与拉格朗日乘子μ,λ相关的拉格朗日松弛子问题(LRS)将定义为:5.根据权利要求3所述的一种考虑最大时延优化的FPGA布线方法,其特征在于,所述步骤S23具体为:在KKT条件下,PP的较优解也是拉格朗日松弛子问题的较优解,因此,μ和λ必须满足KKT条件和在求解拉格朗日对偶问题(LDP)的(μ,λ)时,只考虑那些满足这些条件的乘子,同时这也表明了乘子上的最优性条件,如公式(5)所示:因此,通过(μ,λ)就可以得到x,如公式(6)所示:由于μ和λ是两组非负变量,所以LRS/(μ,λ)的最优值并不大于PP目标值,如果最大化L
μ,λ
的最小值,得到一个更紧密的PP下界通过迭代更新μ和λ,L
μ,λ
的下界将更接近PP的最优解,最终达到收敛,设Q(μ,λ)表示LRS/(μ,λ)的最优值,LDP的公式如下:当优化LDP时,只需要考虑公式(7)定义的解空间Ω中的(μ,λ);之前的工作通常使用任意分配的乘子作为初始拉格朗日乘子,然后通过不断迭代更新乘子;为了更新乘子;将μ
p,q
的初始...
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