一种存内计算阵列及其应用电路制造技术

本发明专利技术涉及一种存内计算阵列及其应用电路。所述存内计算阵列包括：输入端、信号处理列、权重存储列和比较器；信号处理列与输入端连接；比较器与信号处理列和权重存储列连接，以便基于第一输出电平信号和第二输出电平信号生成比较结果。本发明专利技术通过设置信号处理列、权重存储列和比较器这一简单结构，就可以时间存内计算，并且，采用简单结构能够保证存内计算的阵列面积较小，同时，可以使得数据传输的速率得到提高，进而能够提升运算速度。当应用于神经网络中的分类器运算时，基于上述结构，本发明专利技术能够提升分类器的运算速度，进而使得神经网络的运行速度能够得到进一步提升。经网络的运行速度能够得到进一步提升。经网络的运行速度能够得到进一步提升。

【技术实现步骤摘要】
一种存内计算阵列及其应用电路


[0001]本专利技术涉及电子单元
，特别是涉及一种存内计算阵列及其应用电路。

技术介绍

[0002]在神经网络中，分类器有着广泛的应用，通常是神经网络的最后一层，分类器用于分辨输入的图像数据与识别目标是否为同类。随着神经网络中分类器边缘计算速度需求的增加，冯诺伊曼体系也逐渐到了瓶颈。此时出现了存内计算的概念，存内计算通过对原有存储阵列增加计算结构，实现了在阵列中的乘累加计算，大大降低了功耗。但是现有存内计算方式在对神经网络分类器加速时，受面积限制，并不能达到满意的并行速度。

技术实现思路

[0003]本专利技术的目的是提供一种结构简单的存内计算阵列及其应用电路，能够采用较小的结构面积提升运算速度。并且，在对神经网络中的分类器运算进行加速过程中，能够提升分类器的运算速度，进而使得神经网络的运行速度能够得到进一步提升。
[0004]为实现上述目的，本专利技术提供了如下方案：
[0005]一种存内计算阵列，包括：
[0006]输入端，用于获取输入信号；
[0007]信号处理列，与所述输入端连接，用于存储第一权重数据，并基于所述输入信号和所述第一权重数据生成第一输出电平信号；
[0008]权重存储列，用于存储第二权重数据，并基于所述第二权重数据生成第二输出电平信号；
[0009]比较器，与所述信号处理列和所述权重存储列连接，用于基于所述第一输出电平信号和所述第二输出电平信号生成比较结果。
[0010]优选地，所述信号处理列包括：
[0011]多个SRAM单元，每一所述SRAM单元的位线均与所述比较器连接，每一所述SRAM单元的字线均与所述输入端连接。
[0012]优选地，所述输入端包括：
[0013]多个输入信号，多个所述输入信号与多个所述SRAM单元的字线一一对应。
[0014]优选地，当所述输入端中获取的输入信号为1时，所述信号处理列中存储权重数据为0的SRAM单元进行放电，所述信号处理列生成所述第一输出电平信号。
[0015]优选地，所述权重存储列包括：
[0016]多个SRAM单元，每一所述SRAM单元的位线均与所述比较器连接，每一所述SRAM单元的字线均用于进行权重存储控制。
[0017]优选地，所述权重存储列中SRAM单元的位线根据SRAM单元存储的权重0的个数进行放电，生成所述第二输出电平信号。
[0018]优选地，当所述第一输出电平信号高于所述第二输出电平信号时，所述比较器生
成的比较结果为1，当所述第一输出电平信号比所述第二输出电平信号低时，所述比较器生成的比较结果为0。
[0019]一种存内计算阵列的应用电路，包括：神经网络模型和上述提供的存内计算阵列；
[0020]所述存内计算阵列的输入端与所述神经网络模型的全连接层连接；所述存内计算阵列的权重存储列用于存储训练好的神经网络参数。
[0021]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：
[0022]本专利技术提供的存内计算阵列及其应用电路，通过设置信号处理列、权重存储列和比较器这一简单结构，就可以实现存内计算，并且，采用简单结构能够保证存内计算的阵列面积较小，同时，可以使得数据传输的速率得到提高，进而能够提升运算速度，当应用于神经网络中的分类器运算时，能够提升分类器的运算速度，进而使得神经网络的运行速度能够得到进一步提升。
附图说明
[0023]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1为本专利技术提供的存内计算阵列的结构示意图。
[0025]附图标记说明：
[0026]1‑
输入端，2
‑
信号处理列，3
‑
权重存储列，4
‑
比较器。
具体实施方式
[0027]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0028]本专利技术的目的是提供一种结构简单的存内计算阵列及其应用电路，能够采用较小的结构面积提升运算速度。并且，在对神经网络中的分类器运算进行加速过程中，能够提升分类器的运算速度，进而使得神经网络的运行速度能够得到进一步提升。
[0029]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0030]本专利技术提供的存内计算阵列，包括：输入端1、信号处理列2、权重存储列3和比较器4。
[0031]输入端1用于获取输入信号。
[0032]信号处理列2与输入端1连接，信号处理列2用于存储第一权重数据，并基于输入信号和第一权重数据生成第一输出电平信号。其中，第一权重数据用于推理使用。第一输出电平信号用于表示信号处理列2的累加计算电平。
[0033]权重存储列3用于存储第二权重数据，并基于第二权重数据生成第二输出电平信号。其中，第二权重数据用于比较使用。
[0034]比较器4与信号处理列2和权重存储列3连接，比较器4用于基于第一输出电平信号和第二输出电平信号生成比较结果。例如，当第一输出电平信号高于第二输出电平信号时，比较器4生成的比较结果为1，当第一输出电平信号比第二输出电平信号低时，比较器4生成的比较结果为0。
[0035]其中，信号处理列2包括：多个SRAM单元。每一SRAM单元的位线均与比较器4连接，每一SRAM单元的字线均与输入端1连接。基于这一结构信号处理列2生成第一输出电平信号的过程可以是：当输入端1中获取的输入信号为1时，信号处理列2中存储权重数据为0的SRAM单元进行放电，信号处理列2生成第一输出电平信号。
[0036]相应的，输入端1中也设置有多个输入口，以便输入多个输入信号，并且，多个输入信号与多个SRAM单元的字线一一对应。
[0037]权重存储列3包括：多个SRAM单元。每一SRAM单元的位线均与比较器4连接，每一SRAM单元的字线均用于进行权重存储控制。基于这一结构权重存储列3生成第二输出电平信号的过程可以是：权重存储列3中SRAM单元的位线根据SRAM单元存储的权重0的个数进行放电，生成第二输出电平信号。
[0038]此外，本专利技术还提供了一种存内计算阵列的应用电路，该电路包括：神经网络模型和上述提供的存内计算阵列。
[0039]存内计算阵列的输入端1与神经网络模型的全连接层连接。存内计算阵列的权重存储列3用于存储训练好的神经网络参数。
[0040]存内计算阵列在经过本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存内计算阵列，其特征在于，包括：输入端，用于获取输入信号；信号处理列，与所述输入端连接，用于存储第一权重数据，并基于所述输入信号和所述第一权重数据生成第一输出电平信号；权重存储列，用于存储第二权重数据，并基于所述第二权重数据生成第二输出电平信号；比较器，与所述信号处理列和所述权重存储列连接，用于基于所述第一输出电平信号和所述第二输出电平信号生成比较结果。2.根据权利要求1所述的存内计算阵列，其特征在于，所述信号处理列包括：多个SRAM单元，每一所述SRAM单元的位线均与所述比较器连接，每一所述SRAM单元的字线均与所述输入端连接。3.根据权利要求2所述的存内计算阵列，其特征在于，所述输入端包括：多个输入信号，多个所述输入信号与多个所述SRAM单元的字线一一对应。4.根据权利要求2所述的存内计算阵列，其特征在于，当所述输入端中获取的输入信号为1时，所述信号处理列中存储权重数据为0的SRAM单元进行放电，所述信号处理列生...

【专利技术属性】
技术研发人员：乔树山，李润成，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：