在人工神经网络中的差分单元对中存储突触权重的模拟神经存储器阵列制造技术

公开了模拟神经存储器阵列的许多实施方案。在一个实施方案中，一种模拟神经存储器系统包括非易失性存储器单元阵列，其中这些单元按行和列布置，这些列按物理上相邻的列对布置，其中在每个相邻对内，该相邻对中的一个列包括存储W+值的单元，并且该相邻对中的一个列包括存储W

【技术实现步骤摘要】
【国外来华专利技术】在人工神经网络中的差分单元对中存储突触权重的模拟神经存储器阵列
[0001]优先权声明
[0002]本申请要求于2020年3月5日提交的并且名称为“人工神经网络中具有准确的阵列源阻抗、具有适应性权重映射和分布式功率的模拟神经存储器阵列(Analog Neural Memory Array in Artificial Neural Network With Accurate Array Source Impedance With Adaptive Weight Mapping and Distributed Power)”的第62/985,826号美国临时申请以及于2020年8月6日提交的并且名称为“在人工神经网络中的差分单元对中存储突触权重的模拟神经存储器阵列(Analog Neural Memory Array Storing Synapsis Weights In Differential Cell Pairs in Artificial Neural Network)”的第16/987,101号美国专利申请的优先权。


[0003]公开了模拟神经存储器阵列的许多实施方案。在某些实施方案中，突触权重存储在阵列中的差分单元对中。在某些实施方案中，当读取单元时，阵列内的从位线到位线的功率消耗基本上恒定。在某些实施方案中，自适应地执行权重映射以获得功率和噪声方面的最佳性能。

技术介绍

[0004]人工神经网络模拟生物神经网络(动物的中枢神经系统，特别是大脑)，并且用于估计或近似可取决于大量输入并且通常未知的函数。人工神经网络通常包括互相交换消息的互连“神经元”层。
[0005]图1示出了人工神经网络，其中圆圈表示神经元的输入或层。连接部(称为突触)用箭头表示，并且具有可以根据经验进行调整的数值权重。这使得人工神经网络适应于输入并且能够学习。通常，人工神经网络包括多个输入的层。通常存在神经元的一个或多个中间层，以及提供神经网络的输出的神经元的输出层。处于每一级别的神经元分别地或共同地根据从突触所接收的数据作出决定。
[0006]在开发用于高性能信息处理的人工神经网络方面的主要挑战中的一个挑战是缺乏足够的硬件技术。实际上，实际人工神经网络依赖于大量的突触，从而实现神经元之间的高连通性，即非常高的计算并行性。原则上，此类复杂性可通过数字超级计算机或专用图形处理单元集群来实现。然而，相比于生物网络，这些方法除了高成本之外，能量效率也很普通，生物网络主要由于其执行低精度的模拟计算而消耗更少的能量。CMOS模拟电路已被用于人工神经网络，但由于给定大量的神经元和突触，大多数CMOS实现的突触都过于庞大。
[0007]申请人先前在美国专利申请号15/594,439(公开为美国专利公布2017/0337466)中公开了一种利用一个或多个非易失性存储器阵列作为突触的人工(模拟)神经网络，该专利申请以引用方式并入本文。非易失性存储器阵列作为模拟神经形态存储器操作。如本文所用的术语“神经形态”是指实现神经系统模型的电路。模拟神经形态存储器包括被配置成
接收第一多个输入并从其生成第一多个输出的第一多个突触，以及被配置成接收第一多个输出的第一多个神经元。第一多个突触包括多个存储器单元，其中存储器单元中的每个存储器单元包括：形成于半导体衬底中的间隔开的源极区和漏极区，其中沟道区在源极区和漏极区之间延伸；设置在沟道区的第一部分上方并且与第一部分绝缘的浮栅；以及设置在沟道区的第二部分上方并且与第二部分绝缘的非浮栅。多个存储器单元中的每个存储器单元被配置成存储与浮栅上的多个电子相对应的权重值。多个存储器单元被配置成将第一多个输入乘以所存储的权重值以生成第一多个输出。以这种方式布置的存储器单元阵列可被称为矢量矩阵乘法(VMM)阵列。
[0008]现在将讨论可以在VMM中使用的不同非易失性存储器单元的示例。
[0009]非易失性存储器单元
[0010]在VMM阵列中可以使用各种类型的已知非易失性存储器单元。例如，美国专利5,029,130(“130专利”)，其以引用方式并入本文，公开了分裂栅非易失性存储器单元的阵列，它是一种闪存存储器单元。此类存储器单元210在图2中示出。每个存储器单元210包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在源极区14的一部分上方。字线端子22(其通常被耦接到字线)具有设置在沟道区18的第二部分上方并且与该沟道区的第二部分绝缘(并且控制其电导率)的第一部分，以及向上延伸并且位于浮栅20上方的第二部分。浮栅20和字线端子22通过栅极氧化物与衬底12绝缘。位线端子24耦接到漏极区16。
[0011]通过将高的正电压置于字线端子22上来对存储器单元210进行擦除(其中电子从浮栅去除)，这导致浮栅20上的电子经由福勒
‑
诺德海姆隧穿从浮栅20到字线端子22隧穿通过中间绝缘体。
[0012]通过将正的电压置于字线端子22上以及将正的电压置于源极区14上来编程存储器单元210(其中电子被置于浮栅上)。电子电流将从漏极区16流向源极区14(源极线端子)。当电子到达字线端子22和浮栅20之间的间隙时，电子将加速并且变为被激发的(加热的)。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物被注入到浮栅20上。
[0013]通过将正的读取电压置于漏极区16和字线端子22(其接通沟道区18的在字线端子下方的部分)上来读取存储器单元210。如果浮栅20带正电(即，电子被擦除)，则沟道区18的在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区的在浮栅20下方的部分被大部分或完全关断，并且电流将不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。
[0014]表1示出可施加到存储器单元110的端子用于执行读取操作、擦除操作和编程操作的典型电压范围：
[0015]表1：图2的闪存存储器单元210的操作
[0016] WLBLSL读取10.5
‑
3V0.1
‑
2V0V读取20.5
‑
3V0
‑
2V2
‑
0.1V擦除约11
‑
13V0V0V编程1V
‑
2V1
‑
3μA9
‑
10V
[0017]“读取1”是其中单元电流在位线上输出的读取模式。“读取2”是其中单元电流在源极线端子上输出的读取模式。
[0018]图3示出了存储器单元310，其与图2的存储器单元210类似，但增加了控制栅(CG)端子28。控制栅端子28在编程中被偏置在高电压处(例如，10V)，在擦除中被偏置在低电压或负电压处(例如，0v/
‑
8V)，在读取中被偏置在低电压本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种模拟神经存储器系统，包括：非易失性存储器单元阵列，其中所述单元按行和列布置，所述列按物理上相邻的列对布置；其中在每个相邻对内，所述相邻对中的一个列包括存储W+值的单元，并且所述相邻对中的一个列包括存储W
‑
值的单元，其中所述相邻对中的相邻单元存储根据公式W＝(W+)
–
(W
‑
)所得的差分权重W。2.根据权利要求1所述的系统，还包括靠近所述相邻的列对中的至少一对的虚拟列。3.根据权利要求2所述的系统，其中所述虚拟列用作源极线下拉位线。4.根据权利要求1所述的系统，其中所述阵列包括用作冗余阵列的一组非易失性存储器单元列。5.根据权利要求1所述的系统，其中所述阵列中的所述非易失性存储器单元为分裂栅闪存存储器单元。6.根据权利要求1所述的系统，其中所述阵列中的所述非易失性存储器单元为堆叠栅闪存存储器单元。7.根据权利要求1所述的系统，还包括用于对来自一个或多个位线的输出进行求和的求和器。8.根据权利要求7所述的系统，其中所述求和器能够基于可变电阻器进行调节。9.根据权利要求7所述的系统，其中所述求和器能够基于可变电容器进行调节。10.根据权利要求7所述的系统，其中所述求和器包括开关式电容器电路和运算放大器。11.根据权利要求7所述的系统，还包括用于将所述求和器的输出转换为数字信号的模数转换器。12.根据权利要求11所述的系统，其中所述模数转换器包括逐次逼近寄存器。13.根据权利要求12所述的系统，其中所述模数转换器包括流水线模数转换器。14.根据权利要求1所述的系统，还包括：冗余列，其中存储在W+列或W
‑
列中的值被重新映射到所述冗余列。15.根据权利要求14所述的系统，其中所述重新映射去除相邻的列对中的两个相邻单元之间的耦接。16.根据权利要求14所述的系统，其中所述重新映射在位线之间重新分配电力或电压降中的一者或多者。17.根据权利要求14所述的系统，其中所述重新映射将噪声单元重新映射到所述冗余列中。18.一...

【专利技术属性】
技术研发人员：H，
申请(专利权)人：硅存储技术股份有限公司，
类型：发明
国别省市：