半导体集成电路以及使用该半导体集成电路的装置制造方法及图纸

本发明专利技术提供一种半导体集成电路以及使用该半导体集成电路的装置。在具备发送所得到的外部数据信号ＤＩＮ的发送电路的半导体集成电路中，如下构成发送电路。即，在发送电路中设置：输入基准时钟ＣＫ，并与基准时钟ＣＫ同步，保持外部数据信号ＤＩＮ的发送用双稳态多谐振荡器电路；将基准时钟ＣＫ分频至ｎ／ｍ倍（ｍ、ｎ为２以上的整数且ｎ＞ｍ）后输出的分频电路；传送发送用双稳态多谐振荡器保持的数据信号的数据信号用缓冲器电路；和传送分频电路的输出的时钟用缓冲器电路。

【技术实现步骤摘要】

本专利技术涉及一种从采用精密工艺的LSI内的发送侧核芯(core)向接 收侧核芯、以高传输速率传送数据信号的半导体集成电路。
技术介绍
以前，在LSI内，在从发送侧核芯(电路)向接收侧核芯(电路)传 送数据信号的情况下，利用相同的源点(source point),向发送侧核芯和 接收侧核芯双方分配时钟，使发送侧核芯和接收侧核芯的双稳态多谐振荡 器(flip flop,下面称为FF)同步动作。在这种动作方式下，在以数GHz 以上的高速时钟频率动作的情况下，若发送侧核芯的FF的延迟时间与核 芯间的布线延迟时间、接收侧核芯的FF的设置(setup)时间的合计时间 为时钟的1循环的周期以下，则存在不能正确地传送数据信号的问题。针对该问题，存在如下半导体集成电路通过从发送侧LSI以相同的 传送路径与数据同时传输源时钟，并在接收侧LSI利用所述源时钟采样数 据之后，与所述接收侧LSI的时钟同步，从而抑制传送路径的延迟时间差 异或时钟脉冲相位差(cockskew)(例如参照特开2000—347993号公报， 下面将该文献称为专利文献1 )。另外，作为其它实例，存在如下半导体集成电路(例如参照特开2001 一i95354号公报，下面将该文献称为专利文献2)。该半导体集成电路具 有设置在发送侧的大规模集成电路与接收侧的大规模集成电路之间、并且 同时传输多个数据与时钟用的传送路径。另外，具有以经由传送路径传输 的时钟来采样经由该传送路径传输的数据的采样部件。之后，使采样的数 据与接收侧的大规模集成电路的系统时钟同步。但是，在专利文献l公开的现有技术中，在由采用精密工艺的半导体 集成电路高速传送数据信号的情况下，难以确保眼图(eyepattem)。例如，伴随加工的细微化，晶体管的栅极长度缩小，结果，块内的信号的布线长度也变短。因此，即便块内的布线使用的Fine层的薄片电阻或 耦合电容变大，也可维持性能。另一方面，由于搭载于LSI内的硬宏块或 处理器的总数增加，所以LSI的芯片面积变得与未由精密工艺设计的现有 LSI的面积大致相同。结果，传送线路的布线长度也与未采用精密工艺的 大致相同，寄生的电阻或电容的值增加，眼图变小。艮P，由于伴随着加工的细微化，传送线路的电阻或电容增大，所以若 以现有方式进一步高速地在单芯片(one chip)的传送线路上传送，则不 能确保传递信号的眼图。尤其是时钟的传输速率通常是数据信号的传输速率的2倍的传输速 率，最大的传输速率会被时钟的传输速率限制。另外，在专利文献2公开 的技术中，必需使采样的数据与接收侧的大规模集成电路的系统时钟同 步。因此，必需向接收侧的大规模集成电路分配系统时钟，半导体集成电 路的面积或功率会变大。
技术实现思路
本专利技术是着眼于上述问题而作出的，其目的在于可通过与现有相同结 构的传送线路，以比以前高的传输速率实现传送。为解决上述问题，第1专利技术是具备将所得到的外部数据信号进行发送的发送电路的半导体集成电路，其特征在于 所述发送电路具备发送用双稳态多谐振荡器电路，其以基准时钟为输入，与所述基准时 钟同步而保持所述外部数据信号；分频电路，其将所述基准时钟分频至n/m倍并进行输出，其中m、 n 为2以上的整数且m〉n;数据信号用缓冲器电路，其传送所述发送用双稳态多谐振荡器电路保 持的数据信号；和时钟用缓冲器电路，其传送所述分频电路的输出。由此，可相对基准时钟，以n/m倍的低速频率传送时钟。因此，可 通过与现有相同结构的传送线路，以比以前高的传输速率实现传送。另外，第2专利技术是具备接收外部数据信号的接收电路的半导体集成电路，所述接收电路具备数据信号用放大电路，其将所述外部数据信号进行放大并输出；时钟用放大电路，其以基准时钟为输入，将所述基准时钟进行放大并输出；接收用DLL电路，其将所述时钟用放大电路的输出倍增至m / ii倍频 率并进行输出，其中m、 n为2以上的整数且m〉n;禾口接收用双稳态多谐振荡器电路，其与所述接收用DLL电路的输出同 步而保持所述数据信号用放大电路的输出。由此，可由接收用DLL电路将外部时钟倍增至m/n倍频率。因此，可通过与现有相同结构的传送线路，由比以前高的传输速率实现传送。 另外，第3专利技术就第1专利技术的半导体集成电路而言，还具备 接收电路，其接收所述发送电路发送的外部数据信号； 数据信号用传送线路；和 时钟用传送线路； 所述接收电路具备数据信号用放大电路，其将所述外部数据信号进行放大并输出； 时钟用放大电路，其以基准时钟为输入，将所述基准时钟进行放大并 输出；接收用DLL电路，其将所述时钟用放大电路的输出倍增至m / n倍频 率并进行输出，其中m、 n为2以上的整数且m〉n;禾口接收用双稳态多谐振荡器电路，其与所述接收用DLL电路的输出同 步而保持所述数据信号用放大电路的输出；所述数据信号用传送线路将所述数据信号用缓冲器电路的输出传送 至所述数据信号用放大电路；所述时钟用传送线路将所述时钟用缓冲器电路的输出传送至所述时 钟用放大电路；所述数据信号用传送线路与所述时钟用传送线路并行。由此，由于数据信号用传送线路和时钟用传送线路并行，所以可使传送线路的延迟时间大致相同。因此，在接收用双稳态多谐振荡器中容易锁 存电路同步的数据。另外，第4专利技术就第2专利技术及第3专利技术中的任一半导体集成电路而言，其特征在于所述接收用DLL电路具备可变延迟电路，其输出使所述时钟用放大电路的输出延迟的信号；相位比较电路，其比较所述时钟用放大电路的输出与所述可变延迟电路的输出的相位差；加减计数器，其根据所述相位比较电路的比较结果，调整所述可变延 迟电路的输出信号的延迟时间；和倍增电路；所述可变延迟电路输出与所述时钟用放大电路的输出同相位的信号 和相位各相差180/m [度]的2m —l个信号的合计2m个信号；所述倍增电路以所述2m个信号为基础，输出所述时钟用放大电路的 输出的m/n倍频率的时钟。由此，接收用DLL电路将传送用时钟倍增后，生成与基准时钟相同 频率的时钟。另外，第5专利技术是具有将所得到的外部数据信号进行发送的发送电路、 和接收所述发送电路发送的信号的接收电路， 所述发送电路具有-分频电路，其将基准时钟分频至n7m倍频率后，生成传送用时钟，其 中m、 n为2以上的整数且m〉n;发送用DLL电路，其以所述传送用时钟为输入，输出与所述传送用 时钟的频率对应的电源电压和接地电压；VCO电路，其以所述传送用时钟、所述电源电压和所述接地电压为 输入，输出与所述基准时钟相同频率的第1时钟和与所述传送用时钟相同 频率的第2时钟；发送用双稳态多谐振荡器电路，其与所述第1时钟同步而保持外部数 据信号；数据信号用缓冲器电路，其传送所述发送用双稳态多谐振荡器电路保持的数据信号；和时钟用缓冲器电路，其传送所述第2时钟， 所述接收电路具有数据信号用放大电路，其放大所述数据信号用缓冲器电路传送的数据信号；时钟用放大电路，其放大所述时钟用缓冲器电路传送的第2时钟；接收用DLL电路，其将由所述时钟用放大电路放大后的第2时钟倍 增至m/n倍频率并进行输出；和接收用双稳态多谐振荡器电路，其与所述接收用DLL电路输出的时 钟同步而保持所述数据信号用放大电路的输出，所述发送用DLL电路和所述接收用DLL电路具有相同结本文档来自技高网...

【技术保护点】
一种半导体集成电路，其具备将所得到的外部数据信号进行发送的发送电路，　所述发送电路具备：　发送用双稳态多谐振荡器电路，其以基准时钟为输入，与所述基准时钟同步而保持所述外部数据信号；　分频电路，其将所述基准时钟分频至ｎ／ｍ倍 并进行输出，其中ｍ、ｎ为２以上的整数且ｍ＞ｎ；　数据信号用缓冲器电路，其传送所述发送用双稳态多谐振荡器电路保持的数据信号；和　时钟用缓冲器电路，其传送所述分频电路的输出。

【技术特征摘要】
JP 2007-10-2 2007-258478;JP 2008-7-9 2008-1792331、一种半导体集成电路，其具备将所得到的外部数据信号进行发送的发送电路，所述发送电路具备发送用双稳态多谐振荡器电路，其以基准时钟为输入，与所述基准时钟同步而保持所述外部数据信号；分频电路，其将所述基准时钟分频至n/m倍并进行输出，其中m、n为2以上的整数且m＞n；数据信号用缓冲器电路，其传送所述发送用双稳态多谐振荡器电路保持的数据信号；和时钟用缓冲器电路，其传送所述分频电路的输出。2、 一种半导体集成电路，其具备用于接收外部数据信号的接收电路， 所述接收电路具备数据信号用放大电路，其将所述外部数据信号进行放大并输出； 时钟用放大电路，其以基准时钟为输入，将所述基准时钟进行放大并 输出；接收用DLL电路，其将所述时钟用放大电路的输出倍增至m / n倍频 率并进行输出，其中m、 n为2以上的整数且m〉n;禾口接收用双稳态多谐振荡器电路，其与所述接收用DLL电路的输出同 步而保持所述数据信号用放大电路的输出。3、 根据权利要求1所述的半导体集成电路，其特征在于，还具备 接收电路，其接收所述发送电路发送的外部数据信号； 数据信号用传送线路；和时钟用传送线路； 所述接收电路具备数据信号用放大电路，其将所述外部数据信号进行放大并输出； 时钟用放大电路，其以基准时钟为输入，将所述基准时钟进行放大并 输出；接收用DLL电路，其将所述时钟用放大电路的输出倍增至m / n倍频率并进行输出，其中m、 n为2以上的整数且m〉n;禾口接收用双稳态多谐振荡器电路，其与所述接收用DLL电路的输出同 步而保持所述数据信号用放大电路的输出；所述数据信号用传送线路将所述数据信号用缓冲器电路的输出传送 至所述数据信号用放大电路；所述时钟用传送线路将所述时钟用缓冲器电路的输出传送至所述时 钟用放大电路；所述数据信号用传送线路与所述时钟用传送线路并行。4、 根据权利要求2所述的半导体集成电路，其特征在于 所述接收用DLL电路具备可变延迟电路，其输出使所述时钟用放大电路的输出延迟的信号；相位比较电路，其比较所述时钟用放大电路的输出与所述可变延迟电 路的输出的相位差；加减计数器，其根据所述相位比较电路的比较结果，调整所述可变延 迟电路的输出信号的延迟时间；和倍增电路；所述可变延迟电路输出与所述时钟用放大电路的输出同相位的信号 和相位各相差180/m [度]的2m — l个信号的合计2m个信号；所述倍增电路以所述2m个信号为基础，输出所述时钟用放大电路的 输出的m/n倍频率的时钟。5、 根据权利要求3所述的半导体集成电路，其特征在于 所述接收用DLL电路具备可变延迟电路，其输出使所述时钟用放大电路的输出延迟的信号；相位比较电路，其比较所述时钟用放大...

【专利技术属性】
技术研发人员：和田享，炭田昌哉，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]