半导体结构的制备方法、测量方法及半导体结构技术

本发明专利技术提供一种半导体结构的制备方法、测量方法及半导体结构，涉及半导体技术领域，该半导体结构的制备方法包括提供具有多个栅极沟槽的基底；在每个栅极沟槽内形成栅极结构，栅极结构包括依次层叠设置阻挡层和导电层，阻挡层与栅极沟槽的底壁接触，导电层的材质包括多晶硅。本发明专利技术通过使导电层的侧壁与栅极沟槽的内壁接触，即，沿第一方向，导电层的宽度与栅极沟槽的宽度相等，与相关技术中栅氧化层、阻挡层以及导电层依次层叠在栅极沟槽内的技术方案相比，一方面可以增加导电层的宽度，保证导电层的导电性能，另一方面，在保证导电层的导电性能的前提下，可以缩小栅极沟槽的宽度，以便于半导体结构向集成化方向发展。以便于半导体结构向集成化方向发展。以便于半导体结构向集成化方向发展。

【技术实现步骤摘要】
半导体结构的制备方法、测量方法及半导体结构


[0001]本专利技术涉及半导体
，尤其涉及一种半导体结构的制备方法、测量方法及半导体结构。

技术介绍

[0002]在半导体制造工艺中，通过需要利用光刻、刻蚀或者沉积等工艺在半导体基底上形成半导体结构，例如，动态随机存储器(Dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
[0003]动态随机存储器通常包括基底以及设置在基底内的沟槽，沟槽的内壁上设置阻挡层，阻挡层围成栅极沟槽，栅极沟槽内设置有栅极，且栅极的顶面低于基底的顶面。
[0004]随着动态随机存储器向小型化、集成化的方向发展，使得沟槽的尺寸也随之减小，进而降低栅极的宽度尺寸，影响动态随机存储器的存储性能。

技术实现思路

[0005]鉴于上述问题，本专利技术实施例提供一种半导体结构的制备方法、测量方法及半导体结构，用于提高栅极的导电性能，并提高半导体结构的存储性能。
[0006]为了实现上述目的，本专利技术实施例提供如下技术方案：
[0007]本专利技术实施例的第一方面提供一种半导体结构的制备方法，其包括：
[0008]提供基底；
[0009]在所述基底上形成间隔设置的多个栅极沟槽；
[0010]在每个所述栅极沟槽内形成栅极结构，所述栅极结构包括依次层叠设置阻挡层和导电层，所述阻挡层与所述栅极沟槽的底壁接触，所述导电层的材质包括多晶硅。
[0011]如上所述的半导体结构的制备方法，其中，所述导电层厚度占所述栅极沟槽深度的1/4
‑
1/2。
[0012]如上所述的半导体结构的制备方法，其中，在每个所述栅极沟槽内形成栅极结构的步骤包括：
[0013]在每个所述栅极沟槽内形成初始阻挡层，所述初始阻挡层填充满所述栅极沟槽；
[0014]去除位于所述栅极沟槽内的部分厚度的所述初始阻挡层，被保留下来所述初始阻挡层构成所述阻挡层；
[0015]在所述阻挡层上形成初始导电层，所述初始导电层填充满位于所述阻挡层上方的所述栅极沟槽；
[0016]去除部分厚度的所述初始导电层，被保留下来的所述初始导电层构成所述导电层。
[0017]如上所述的半导体结构的制备方法，其中，在所述基底上形成间隔设置的多个栅极沟槽的步骤之后，在所述栅极沟槽形成栅极结构的步骤之前，所述制备方法还包括：
[0018]在每个所述栅极沟槽的内壁上形成栅氧化层。
[0019]如上所述的半导体结构的制备方法，其中，在所述栅极沟槽内形成栅极结构的步骤之后，所述制备方法还包括：
[0020]在所述导电层上形成介质层，所述介质层填充满位于所述导电层上方的所述栅极沟槽，所述介质层的顶面与所述基底的顶面平齐。
[0021]本专利技术实施例的第二方面提供一种半导体结构，包括：基底以及间隔设置在所述基底内的多个栅极沟槽，每个所述栅极沟槽内设有栅极结构，所述栅极结构包括依次层叠设置的阻挡层和导电层，所述阻挡层与所述栅极沟槽的底壁接触，所述导电层的材质包括多晶硅。
[0022]如上所述的半导体结构，其中，多个所述栅极沟槽包括数个第一栅极沟槽和数个第二栅极沟槽，且沿第一方向，数个所述第一栅极沟槽和数个第二栅极沟槽交替间隔设置，所述第一栅极沟槽的宽度和所述第二栅极沟槽的宽度不等。
[0023]如上所述的半导体结构，其中，所述半导体结构还包括栅氧化层，所述栅氧化层设置在所述栅极沟槽的内壁上。
[0024]如上所述的半导体结构，其中，还包括介质层，所述介质层设置所述导电层上，并填充满位于所述导电层上方的所述栅极沟槽。
[0025]本专利技术实施例的第三方面提供了一种半导体结构的测量方法，所述测量方法包括：
[0026]提供待测试半导体结构，所述待测试半导体结构包括基底以及间隔设置在所述基底内的多个栅极沟槽，每个所述栅极沟槽内设置有栅极结构，所述栅极结构包括依次层叠设置阻挡层和导电层，所述阻挡层与所述栅极沟槽的底壁接触，所述导电层的材质包括多晶硅；
[0027]在所述基底上形成掩膜层，所述掩膜层包括间隔设置的多个掩膜条，每个所述掩膜条位于相邻的所述栅极沟槽之间；
[0028]将形成有掩膜条的待测试的半导体结构传送至量测设备，所述量测设备用于测量所述导电层的宽度以及所述掩膜条的宽度；
[0029]将形成有掩膜条的待测试的半导体结构传送至光电子能谱分析设备内，所述光电子能谱分析设备用于测量导电层中掺杂原子的浓度，以获得掺杂原子浓度的测量值。
[0030]根据所述导电层的宽度、所述掩膜条的宽度以及所述掺杂原子浓度的测量值，确定所述导电层中所述掺杂原子浓度的理论值；
[0031]根据所述导电层中所述掺杂原子浓度的理论值以及修正系数，确定所述导电层中所述掺杂原子浓度的实际值。
[0032]如上所述的半导体结构的测量方法，其中，根据所述导电层的宽度、所述掩膜条的宽度以及所述掺杂原子浓度的测量值，确定所述导电层中掺杂原子的浓度的理论值ρ
理论
通过如下公式得到：
[0033][0034]其中，ρ表示掺杂原子浓度的测量值，W1表示导电层的宽度，W2表示掩膜条的宽度。
[0035]如上所述的半导体结构的测量方法，其中，多个所述栅极沟槽包括数个第一栅极
沟槽和数个第二栅极沟槽，沿第一方向，数个第一栅极沟槽和数个第二栅极沟槽交替间隔设置，所述第一栅极沟槽的宽度和所述第二栅极沟槽的宽度不等，多个掩膜条包括数个第一掩膜条和第二掩膜条，所述第一掩膜条和所述第二掩膜条的宽度不等时，将形成有掩膜条的所述测试半导体结构传送至量测设备，所述量测设备用于测量所述导电层的宽度以及所述掩膜条的宽度的步骤中，包括：
[0036]测量位于所述第一栅极沟槽内的导电层的宽度W
11
，测量位于所述第二栅极槽内的导电层的宽度W
12
；
[0037]获取所述W
11
和所述W
12
的平均值，该平均值作为所述导电层的宽度W1；
[0038]测量所述第一掩膜条的宽度W
21
，测量所述第二掩膜条的宽度W
22
；
[0039]获取所述W
21
和所述W
22
的平均值，该平均值作为所述掩膜条的宽度W2。
[0040]如上所述的半导体结构的测量方法，其中，所述测量方法包括：
[0041]提供基准晶圆，所述基准晶圆包括衬底以及依次层叠设置在所述衬底上的氮化钛层和多晶硅层，所述多晶硅层的厚度与所述导电层的厚度相等；
[0042]将所述基准晶圆传送至光电子能谱分析设备内，所述光电子能谱分析设备用于测量所述基准晶圆中所述多晶硅层中掺杂原子的浓度；
[0043]将至少一个所述待检测半导体结构作为样品，根据所述样品的导电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：提供基底；在所述基底上形成间隔设置的多个栅极沟槽；在每个所述栅极沟槽内形成栅极结构，所述栅极结构包括依次层叠设置阻挡层和导电层，所述阻挡层与所述栅极沟槽的底壁接触，所述导电层的材质包括多晶硅。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述导电层厚度占所述栅极沟槽深度的1/4
‑
1/2。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，在每个所述栅极沟槽内形成栅极结构的步骤包括：在每个所述栅极沟槽内形成初始阻挡层，所述初始阻挡层填充满所述栅极沟槽；去除位于所述栅极沟槽内的部分厚度的所述初始阻挡层，被保留下来所述初始阻挡层构成所述阻挡层；在所述阻挡层上形成初始导电层，所述初始导电层填充满位于所述阻挡层上方的所述栅极沟槽；去除部分厚度的所述初始导电层，被保留下来的所述初始导电层构成所述导电层。4.根据权利要求3所述的半导体结构的制备方法，其特征在于，在所述基底上形成间隔设置的多个栅极沟槽的步骤之后，在所述栅极沟槽形成栅极结构的步骤之前，所述制备方法还包括：在每个所述栅极沟槽的内壁上形成栅氧化层。5.根据权利要求1
‑
4任一项所述的半导体结构的制备方法，其特征在于，在所述栅极沟槽内形成栅极结构的步骤之后，所述制备方法还包括：在所述导电层上形成介质层，所述介质层填充满位于所述导电层上方的所述栅极沟槽，所述介质层的顶面与所述基底的顶面平齐。6.一种半导体结构，其特征在于，包括：基底以及间隔设置在所述基底内的多个栅极沟槽，每个所述栅极沟槽内设有栅极结构，所述栅极结构包括依次层叠设置的阻挡层和导电层，所述阻挡层与所述栅极沟槽的底壁接触，所述导电层的材质包括多晶硅。7.根据权利要求6所述的半导体结构，其特征在于，多个所述栅极沟槽包括数个第一栅极沟槽和数个第二栅极沟槽，且沿第一方向，数个所述第一栅极沟槽和数个第二栅极沟槽交替间隔设置，所述第一栅极沟槽的宽度和所述第二栅极沟槽的宽度不等。8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括栅氧化层，所述栅氧化层设置在所述栅极沟槽的内壁上。9.根据权利要求8所述的半导体结构，其特征在于，还包括介质层，所述介质层设置所述导电层上，并填充满位于所述导电层上方的所述栅极沟槽。10.一种半导体结构的测量方法，其特征在于，所述测量方法包括：提供待测试半导体结构，所述待测试半导体结构包括基底以及间隔设置在所述基底内的多个栅极沟槽，每个所述栅极沟槽内设置有栅极结构，所述栅极结构包括依次层叠设置阻挡层和导电层，所述阻挡层与所述栅极沟槽的底壁接触，所述导电层的材质包括多晶硅；在所述基底上形成掩膜层，所述掩膜层包括间隔设置的多个掩膜条，每个所述掩膜条位于相邻的所述栅极沟槽之间；
将形成有掩膜条的待测试的半导体结构传送至量测设备，所述量测设备用于测量所述导电层的宽度以及所述掩膜条的宽度；将形成有掩膜条的待测试的半导体结构传送至光电子能谱分析设备内，所述光电子能谱分析设备用于测量导电层中掺杂原子的浓度，以获得掺杂原子浓度的测量值；根据所述导电层的宽度、所述掩膜条的宽度以及所述掺杂原子浓度的测量值，确定所述导电层中所...

【专利技术属性】
技术研发人员：王方方，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：