一种集成晶片及其形成方法，在一些实施例中，本揭露是关于集成晶片(IC)，包括基板、设置于基板上方的悬浮栅电极、设置于悬浮栅电极上方的接触蚀刻终止层(CESL)结构、将悬浮栅电极与CESL结构分离的绝缘堆叠，绝缘堆叠包括设置于悬浮栅电极上方的第一阻剂保护层、设置于第一阻剂保护层上方的第二阻剂保护层、及将第一阻剂保护层与第二阻剂保护层分离的绝缘层。阻剂保护层与第二阻剂保护层分离的绝缘层。阻剂保护层与第二阻剂保护层分离的绝缘层。
【技术实现步骤摘要】
集成晶片及其形成方法
[0001]本揭露是关于一种集成晶片及其形成方法。
技术介绍
[0002]许多现代电子装置包括非挥发性记忆体。非挥发性记忆体是能够在断电情况下储存数据的电子记忆体。各种类型的非挥发性记忆体可具有相对简单的结构，且可与互补金属氧化物半导体(complementary metal
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oxide
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semiconductor，CMOS)逻辑制造制程相容。
技术实现思路
[0003]在一些实施例中，本揭露是关于集成晶片(integrated chip，IC)，包含基板、设置于基板上方的悬浮栅电极、设置于悬浮栅电极上方的接触蚀刻终止层(contact etch stop layer，CESL)结构、将悬浮栅电极与CESL结构分离的绝缘堆叠，绝缘堆叠包括设置于悬浮栅电极上方的第一阻剂保护层、设置于第一阻剂保护层上方的第二阻剂保护层、及将第一阻剂保护层与第二阻剂保护层分离的绝缘层。
[0004]在其他实施例中，本揭露是关于一种形成集成晶片(integrated chip，IC)的方法，包括在基板上方形成悬浮栅电极及选择栅电极，在悬浮栅电极及选择栅电极上方形成绝缘堆叠，绝缘堆叠包含第一阻剂保护层、设置于第一阻剂保护层上方的第二阻剂保护层、及将第一阻剂保护层与第二阻剂保护层分离的绝缘层，移除绝缘堆叠的一部分以曝光选择栅电极，及在绝缘堆叠及选择栅电极上方形成接触蚀刻终止层(contact etch stop layer，CESL)结构。
[0005]在其他实施例中，本揭露是关于一种集成晶片(integrated chip，IC)，包含基板、设置于基板上方的悬浮栅电极、设置于悬浮栅电极上方的具有第一厚度的第一阻剂保护层、设置于悬浮栅电极上方的接触蚀刻终止层(contact etch stop layer，CESL)结构，其中CESL结构具有小于第一厚度的第二厚度)、设置于CESL结构与第一阻剂保护层之间的具有第一厚度的第二阻剂保护层、及将第一阻剂保护层与第二阻剂保护层分离的绝缘层。
附图说明
[0006]本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
[0007]图1示出了集成晶片(integrated chip，IC)的一些实施例的横截面图，该IC包含悬浮栅极晶体管，该悬浮栅极晶体管具有将悬浮栅电极与接触蚀刻终止层(contact etch stop layer，CESL)结构分离的绝缘堆叠；
[0008]图2A至图2B示出了记忆体单元的一些实施例的示意图及俯视图，该记忆体单元包括悬浮栅电极及上覆悬浮栅电极及电容器的绝缘堆叠；
[0009]图3示出了沿线A
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A'截取的图2B的记忆体单元的一些实施例的横截面图；
[0010]图4示出了沿线B
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B'截取的图2B的记忆体单元的横截面图；
[0011]图5示出了IC数据保存的图形表示，该IC包含将悬浮栅电极与CESL结构分离的绝缘堆叠；
[0012]图6至图24示出了用于形成IC的方法的一些实施例的一系列横截面图，该IC包含悬浮栅电极、选择栅电极、及将悬浮栅电极与CESL结构分离的绝缘堆叠；
[0013]图25示出了图6至图24中所述方法的一些实施例的流程图。
[0014]【符号说明】
[0015]100:横截面图
[0016]101:悬浮栅极晶体管
[0017]102:基板
[0018]102a:102的第一部分
[0019]102b:102的第二部分
[0020]104:栅电极
[0021]106:侧壁间隔物
[0022]108:悬浮栅极介电层
[0023]110:第一阻剂保护层
[0024]110a:第一外侧壁
[0025]110b:第二外侧壁
[0026]110c:第三外侧壁
[0027]110s:侧向延伸表面
[0028]112:绝缘层
[0029]112a:第一外侧壁
[0030]112b:第二外侧壁
[0031]114:第二阻剂保护层
[0032]114a:第一外侧壁
[0033]114b:第二外侧壁
[0034]116:绝缘堆叠
[0035]118a:下部氧化层
[0036]118b:上部氧化层
[0037]120a:下部氮化物层
[0038]120b:上部氮化物层
[0039]122:CESL结构
[0040]124:硅化物层
[0041]126:掺杂区
[0042]126c:共用掺杂区
[0043]128:介电结构
[0044]200A:示意图
[0045]200B:俯视图
[0046]201:选择栅极晶体管
[0047]202:选择栅电极
[0048]204:隔离结构
[0049]206:触点
[0050]206a:第一触点
[0051]206b:第二触点
[0052]206c:第三触点
[0053]206d:第四触点
[0054]208:电容器
[0055]208a:顶部电容器板
[0056]208b:底部电容器板
[0057]210:耦合段
[0058]214:第一方向
[0059]216:第二方向
[0060]300:横截面图
[0061]302:侧壁间隔物
[0062]304:选择栅极介电层
[0063]306:体半导体层
[0064]308:掺杂埋入层
[0065]310:掺杂井区
[0066]400:横截面图
[0067]402:掺杂电容器区
[0068]404:电容器介电层
[0069]406:侧壁间隔物
[0070]500:IC数据保存的图形表示
[0071]502:曲线
[0072]504:曲线
[0073]600:横截面图
[0074]700:横截面图
[0075]702:栅极介电结构
[0076]704:栅电极结构
[0077]800:横截面图
[0078]900:横截面图
[0079]1000:横截面图
[0080]1100:横截面图
[0081]1200:横截面图
[0082]1300:横截面图
[0083]1302:第一光阻剂结构
[0084]1400:横截面图
[0085]1500:横截面图
[0086]1600:横截面图
[0087]1602:第二光阻剂结构
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【技术保护点】
【技术特征摘要】
1.一种集成晶片，其特征在于，包含：一基板；一悬浮栅电极，其设置于该基板上方；一接触蚀刻终止层结构，其设置于该悬浮栅电极上方；将该悬浮栅电极与该接触蚀刻终止层结构分离的一绝缘堆叠，该绝缘堆叠包含：一第一阻剂保护层，其设置于该悬浮栅电极上方；一第二阻剂保护层，其设置于该第一阻剂保护层上方；及将该第一阻剂保护层与该第二阻剂保护层分离的一绝缘层。2.如权利要求1所述的集成晶片，其特征在于，该第一阻剂保护层及该第二阻剂保护层包含一第一材料，且其中该绝缘层包含不同于该第一材料的一第二材料。3.如权利要求1所述的集成晶片，其特征在于，该第二阻剂保护层的一外侧壁在该绝缘层之下延伸。4.如权利要求1所述的集成晶片，其特征在于，该绝缘层的一外侧壁与该第二阻剂保护层的一外侧壁沿一基本垂直轴对准。5.如权利要求1所述的集成晶片，其特征在于，该接触蚀刻终止层结构具有一第一厚度且该绝缘堆叠具有一第二厚度，其中该第一厚度小于该第二厚度。6.一种形成一集成晶片的方法，其特征在于，包含以下步骤：在一基板上方形成一悬浮栅电极及一选择栅电极；在该悬浮栅电极及该选择栅电极上方形成一绝缘堆叠，该绝缘堆叠包含一第一阻剂保护层、设置于该第一阻剂保护层上方的一第二阻剂保护层、及将该第一阻剂保护层与该第二阻剂保护层分离的一绝缘层；移除该绝缘堆叠的一部分以曝光该选择栅电极；及在该绝缘堆叠及该选择栅极上方形成一接触蚀刻终止层结构。7...
【专利技术属性】
技术研发人员：罗文勳，吴泰億，陈世宪，徐英傑，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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