芯片封装结构制造技术

提供芯片封装结构。芯片封装结构包含再布线基板。芯片封装结构包含第一芯片结构，其位于再布线基板上。芯片封装结构包含第一焊料凸块，其配置于再布线基板与第一芯片结构之间，并电性连接再布线基板与第一芯片结构。芯片封装结构包含第一成型层，其围绕第一芯片结构。第一成型层与第一芯片结构以及再布线基板之间隔有第一焊料凸块，以定义间隙于第一成型层与第一芯片结构以及再布线基板之间。芯片封装结构包含第二芯片结构，其位于第一芯片结构上。芯片封装结构包含第二成型层，其围绕第二芯片结构。芯片封装结构包含第三成型层，其围绕第一成型层、第二成型层、与第一焊料凸块，并填入间隙中。填入间隙中。填入间隙中。

【技术实现步骤摘要】
芯片封装结构
[0001]本申请为分案申请，其母案申请的申请号为201710205828.4，申请日为2017年3月31日，专利技术名称为“芯片封装结构”。


[0002]本公开实施例涉及半导体结构，更特别涉及芯片封装结构与其形成方法。

技术介绍

[0003]半导体集成电路产业经历快速成长。集成电路材料与设计的技术进步，使每一代的电路比前一代的电路更小更复杂。然而这些进展会增加集成电路工艺的复杂度。
[0004]在集成电路的进展中，随着几何尺寸(工艺所能产生的最小构件或线路)缩小，功能密度(单位芯片面积中的内连线装置数目)增加。上述尺寸缩小的工艺的优点为增加产能及降低相关成本。
[0005]然而随着结构尺寸一直缩小，将更难以进行工艺，且工艺(如热工艺)也更易影响集成电路的效能。综上所述，目前挑战为形成越来越小的半导体装置时兼顾其可信度。

技术实现思路

[0006]本公开实施例提供的芯片封装结构，包括：再布线基板；第一芯片结构，位于再布线基板上；第一焊料凸块，配置于再布线基板与第一芯片结构之间，并电性连接再布线基板与第一芯片结构；第一成型层，围绕第一芯片结构，其中第一成型层与第一芯片结构以及再布线基板之间隔有第一焊料凸块，以定义间隙于第一成型层与第一芯片结构以及再布线基板之间；第二芯片结构，位于第一芯片结构上；第二成型层，围绕第二芯片结构；以及第三成型层，围绕第一成型层、第二成型层、与第一焊料凸块，并填入间隙中。
附图说明
[0007]图1A至图1J是一些实施例中，芯片封装结构于其形成工艺的多种阶段中的剖视图。
[0008]图1G
‑
1是一些实施例中，图1G的焊料凸块与导电柱的放大剖视图。
[0009]图2是一些实施例中，芯片封装结构的剖视图。
[0010]图3是一些实施例中，芯片封装结构的剖视图。
[0011]图4A至图4C是一些实施例中，芯片封装结构于其形成工艺的多种阶段中的剖视图。
[0012]图5是一些实施例中，芯片封装结构的剖视图。
[0013]图6是一些实施例中，芯片封装结构的剖视图。
[0014]附图标记说明：
[0015]D距离
[0016]G间隙
[0017]I内连线结构
[0018]T、T1、T2厚度
[0019]W、W3、W4、W5、W6、W7、W8、W9、W10宽度
[0020]W1、W2最大宽度
[0021]110、220承载基板
[0022]120粘着层
[0023]130、130b、170芯片结构
[0024]130a、130c、131、134a、136a、138a、139a、142、146、162、170a、178a、179a、182、232a、244上表面
[0025]130d、144、154、184、194、239、242、418、518侧壁
[0026]132、172芯片
[0027]134、174、232、412、512介电层
[0028]136、176接合垫
[0029]138、178内连线结构
[0030]139、179钝化层
[0031]140、180、240成型层
[0032]150绝缘层
[0033]152孔洞
[0034]160导电通孔结构
[0035]190导电柱
[0036]192、412a、512a下表面
[0037]200、300、400、500、600、700、800芯片封装结构
[0038]210焊料凸块
[0039]230再布线基板
[0040]234、414、514线路层
[0041]236a、236b导电垫
[0042]238、416、516导电通孔
[0043]250导电凸块
[0044]410、510再布线层
具体实施方式
[0045]下述内容提供的不同实施例或实例可实施本公开的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重复标号及/或符号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号及/或符号的单元之间具有相同的对应关系。
[0046]此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90
°
或其他角度，因此方向
性用语仅用以说明图示中的方向。应理解的是，在下述方法之前、之中、与之后可进行额外步骤，且其他实施例的方法的一些步骤可省略或取代为其他步骤。
[0047]图1A至图1J是一些实施例中，芯片封装结构于其形成工艺的多种阶段中的剖视图。
[0048]如图1A所示的一些实施例，提供承载基板110。在一些实施例中，承载基板110设置以在后续工艺步骤中，提供暂时的机械与结构支撑。在一些实施例中，承载基板110包含玻璃、氧化硅、氧化铝、上述的组合、及/或类似物。在一些实施例中，承载基板110包含芯片。
[0049]如图1A所示的一些实施例，粘着层120形成于承载基板110上。在一些实施例中，粘着层120包含任何合适的粘着材料如高分子材料。举例来说，一些实施例的粘着层120包含紫外线胶，照射紫外线时将失去其粘着性。在一些实施例中，粘着层120包含双面粘着带。粘着层120的形成方法可为压合工艺、旋转涂布工艺、或另一合适工艺。
[0050]如图1A所示的一些实施例，提供芯片结构130至粘着层120上。在一些实施例中，每一芯片结构130包含芯片132、介电层134、接合垫136、内连线结构138、与钝化层139。在一些实施例中，介电层134形成于芯片132上。
[0051]在一些实施例中，介电层134包含氧化硅、氮氧化硅、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、氟化硅酸盐玻璃、低介电常数材料、孔洞状的介电材料、或上述的组合。在一些实施例中，介电层134的形成方法可为化学气相沉积工艺、高密度等离子体化学气相沉积工艺、旋转涂布工艺、溅镀工艺、或上述的组合。
[0052]在一些实施例中，接合垫136埋置于介电层134中。在一些实施例中，接合垫电性连接至芯片132之中/之上的装置(未图示)。在一些实施例中，内连线结构138形成于个别的接合垫136上。
[0053]在一些实施例中，内连线结构138包含导电柱或导电凸块。在一些实施例中，钝化层139形成于介电层134上，并围绕内连线结构138。钝化层139可包含高分子材料或另一合适的绝缘材料。
[0054]如图1B所示的一些实施例，成型层140本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片封装结构的形成方法，包括：沿着一第一芯片结构和一第二芯片结构的侧壁形成一第一成型层；在该第一成型层、该第一芯片结构和该第二芯片结构上形成一或多个绝缘层；将一第三芯片结构接合至所述一或多个绝缘层；在所述一或多个绝缘层上形成一第一导电通孔结构；在所述一或多个绝缘层上形成一第二成型层，该第二成型层沿着该第三芯片结构和该第一导电通孔结构的侧壁延伸；以及沿着该第一成型层、所述一或多个绝缘层和该第二成型层的侧壁形成一第三成型层。2.如权利要求1所述的芯片封装结构的形成方法，其中该第三芯片结构的多个第一接触垫背离该第一芯片结构。3.如权利要求2所述的芯片封装结构的形成方法，还包括将该第三芯片结构的所述多个第一接触垫直接接合至一基板。4.如权利要求3所述的芯片封装结构的形成方法，其中在形成该第三成型层之前，进行接合该第三芯片结构的所述多个第一接触垫。5.如权利要求4所述的芯片封装结构的形成方法，其中形成该第一导电通孔结构包括形成该第一导电通孔结构穿过所述一或多个绝缘层至该第一芯片结构的一第二接触垫。6.如权利要求4所述的芯片封装结构的形成方法，其中该第三成型层在该第三芯片结构和该基板之间延伸。7.一种芯片封装结构的形成方法，包括：形成邻近一第一芯片结构的一第一成型层；在该第一成型层上形成一或多个第一绝缘层；在该第一芯片结构和所述一或多个第一绝缘层上设置一第二芯片结构；形成邻近该第二芯片结构的一第二成型层；将该第二芯片结构接合至一基板；以及在该基板上形成一第三成型层并围绕该第一成型层和该第二成型层。8.如权利要求7所述的芯片封装结构的形成方法，还包括在所述一或多个第一绝缘层中形成多个导电再布线，其中该第一芯片结构的多个接触垫电耦合到该导电再布线中的对应的一些。9.如权利要求8所述的芯片封装结构的形成方法，还包括在形成该第三成型层之前，在该第二芯片结构和该第二成型层上形成一再布线结构。10.如权利要求9所述的芯片封装结构的...

【专利技术属性】
技术研发人员：陈威宇，黄立贤，苏安治，陈宪伟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：