存储器及其制作方法、存储器系统技术方案

本公开实施例公开了一种存储器及其制作方法、存储器系统，存储器具有第一区域和第二区域，存储器包括：第一半导体层，包括：沿第一方向并列设置的第一部分和第二部分；第一部分位于第一区域，第二部分位于第二区域；存储单元阵列，包括：多个存储单元，每个存储单元包括第一晶体管；其中，第一晶体管位于第一区域中，第一晶体管的沟道沿第二方向延伸；第二半导体层，与第二部分沿第二方向堆叠设置；外围电路，至少位于第二半导体层中，包括：至少两个第二晶体管；至少一个隔离结构，沿第二方向贯穿第二半导体层和第一半导体层，且位于相邻的两个第二晶体管之间；其中，沿第二方向，隔离结构的长度大于第一晶体管的沟道的长度。长度大于第一晶体管的沟道的长度。长度大于第一晶体管的沟道的长度。

【技术实现步骤摘要】
存储器及其制作方法、存储器系统
[0001]相关申请的交叉引用
[0002]本申请基于申请号为PCT/CN2021/115594，申请日为2021年08月31日，专利技术名称为“MEMORY DEVICES HAVING VERTICAL TRANSISTORS AND METHODS FOR FORMING THE SAME”的PCT国际申请；申请号为PCT/CN2021/115545，申请日为2021年08月31日，专利技术名称为“MEMORY DEVICES HAVING VERTICAL TRANSISTORS AND METHODS FOR FORMING THE SAME”的PCT国际申请；申请号为PCT/CN2021/115652，申请日为2021年08月31日，专利技术名称为“MEMORY DEVICES HAVING VERTICAL TRANSISTORS AND METHODS FOR FORMING THE SAME”的PCT国际申请；申请号为PCT/CN2021/115704，申请日为2021年08月31日，专利技术名称为“MEMORY DEVICES HAVING VERTICAL TRANSISTORS AND METHODS FOR FORMING THE SAME”的PCT国际申请；申请号为PCT/CN2021/115743，申请日为2021年08月31日，专利技术名称为“MEMORY DEVICES HAVING VERTICAL TRANSISTORS AND METHODS FOR FORMING THE SAME”的PCT国际申请；申请号为PCT/CN2021/115775，申请日为2021年08月31日，专利技术名称为“MEMORY DEVICES HAVING VERTICAL TRANSISTORS AND METHODS FOR FORMING THE SAME”的PCT国际申请；申请号为PCT/CN2021/115820、申请日为2021年08月31日、专利技术名称为“MEMORY DEVICES HAVING VERTICAL TRANSISTORS AND METHODS FOR FORMING THE SAME”的PCT国际申请；申请号为PCT/CN2021/122022，申请日为2021年09月30日，专利技术名称为“MEMORY DEVICES HAVING VERTICAL TRANSISTORS AND METHODS FOR FORMING THE SAME”的PCT国际申请提出，并要求上述PCT国际申请的优先权，上述PCT国际申请的全部内容在此引入本申请作为参考。


[0003]本公开实施例涉及集成电路领域，尤其涉及一种存储器及其制作方法、存储器系统。

技术介绍

[0004]通过改进工艺技术、电路设计、编程算法和制作工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得具有挑战性且成本高昂。因此，平面存储单元的存储密度接近上限。
[0005]三维(3D)存储器结构可以解决平面存储单元中的密度限制。3D存储器结构包括存储阵列和用于促进存储阵列操作的外围电路。随着存储器件的尺寸变小，并且存储单元密度变高，存储阵列与外围电路之间的互连结构变得更复杂，并且影响相关的电路设计和/或相关的制造工艺。

技术实现思路

[0006]根据本公开实施例的第一方面，提供一种存储器，所述存储器具有第一区域和第二区域，所述存储器包括：
[0007]第一半导体层，包括：沿第一方向并列设置的第一部分和第二部分；其中，所述第一部分位于所述第一区域，所述第二部分位于所述第二区域；所述第一方向平行于所述第一半导体层所在的平面；
[0008]存储单元阵列，包括：多个存储单元，每个所述存储单元包括第一晶体管以及和所述第一晶体管耦合的储能元件；其中，所述第一晶体管位于所述第一区域中，所述第一晶体管的沟道沿第二方向延伸，所述第二方向垂直于所述第一半导体层所在的平面；
[0009]第二半导体层，与所述第二部分沿所述第二方向堆叠设置；
[0010]外围电路，至少位于所述第二半导体层中，且耦合至所述存储单元阵列，包括：至少两个第二晶体管；
[0011]至少一个隔离结构，沿所述第二方向贯穿所述第二半导体层和所述第一半导体层，且位于相邻的两个所述第二晶体管之间，用于电隔离相邻的两个所述第二晶体管；
[0012]其中，沿所述第二方向，所述隔离结构的长度大于所述第一晶体管的沟道的长度。
[0013]根据本公开实施例的第二方面，提供一种存储器系统，包括：
[0014]上述任一实施例中所述的存储器，被配置为存储数据；
[0015]存储器控制器，耦合至所述存储器，被配置为控制所述存储器。
[0016]根据本公开实施例的第三方面，提供一种存储器的制作方法，所述存储器具有第一区域和第二区域，所述方法包括：
[0017]提供第一半导体层；其中，所述第一半导体层包括沿第一方向并列设置的第一部分和第二部分；所述第一部分位于所述第一区域，所述第二部分位于所述第二区域；所述第一方向平行于所述第一半导体层所在的平面；
[0018]形成存储单元阵列；其中，所述存储单元阵列包括多个存储单元，每个所述存储单元包括第一晶体管以及和所述第一晶体管耦合的储能元件，所述第一晶体管位于所述第一区域中，所述第一晶体管的沟道沿第二方向延伸，所述第二方向垂直于所述第一半导体层所在的平面；
[0019]形成覆盖所述第二部分的第二半导体层；
[0020]形成外围电路；其中，所述外围电路至少位于所述第二半导体层中，且与所述存储单元阵列耦合；所述外围电路包括至少两个第二晶体管；
[0021]形成贯穿所述第二半导体层和所述第一半导体层的至少一个隔离结构；其中，所述隔离结构位于相邻的两个所述第二晶体管之间，用于电隔离相邻的两个所述第二晶体管；沿所述第二方向，所述隔离结构的长度大于所述第一晶体管的沟道的长度。
[0022]本公开实施例中，通过设置与第二部分堆叠设置的第二半导体层以及设置隔离结构贯穿第二半导体层和第一半导体层，即使隔离结构的长度和第一晶体管沟道的长度不一致，可将隔离结构大于第一晶体管沟道的部分设置在第二半导体层中，隔离结构相对远离外围电路的一侧所在的平面与第一晶体管的沟道相对远离第二半导体层的一侧所在的平面基本平齐，在减薄衬底以显露第一晶体管的沟道的过程中，隔离结构几乎不被去除或者被去除的部分非常少，可忽略不计，可保证隔离结构的电隔离性能较好。如此，可减小存储阵列与外围电路之间更复杂的互连结构对存储器制造工艺的影响，有利于更好地满足存储器尺寸缩减和性能提升的需求。
附图说明
[0023]图1是根据一示例性实施例示出的一种存储器的制作方法的结构示意图；
[0024]图2是根据本公开实施例示出的一种存储器的制作方法的流程图；
[0025]图3至图8是根据本公开实施例示出的一种存储本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，其特征在于，所述存储器具有第一区域和第二区域，所述存储器包括：第一半导体层，包括：沿第一方向并列设置的第一部分和第二部分；其中，所述第一部分位于所述第一区域，所述第二部分位于所述第二区域；所述第一方向平行于所述第一半导体层所在的平面；存储单元阵列，包括：多个存储单元，每个所述存储单元包括第一晶体管以及和所述第一晶体管耦合的储能元件；其中，所述第一晶体管位于所述第一区域中，所述第一晶体管的沟道沿第二方向延伸，所述第二方向垂直于所述第一半导体层所在的平面；第二半导体层，与所述第二部分沿所述第二方向堆叠设置；外围电路，至少位于所述第二半导体层中，且耦合至所述存储单元阵列，包括：至少两个第二晶体管；至少一个隔离结构，沿所述第二方向贯穿所述第二半导体层和所述第一半导体层，且位于相邻的两个所述第二晶体管之间，用于电隔离相邻的两个所述第二晶体管；其中，沿所述第二方向，所述隔离结构的长度大于所述第一晶体管的沟道的长度。2.根据权利要求1所述的存储器，其特征在于，所述隔离结构相对远离所述外围电路的一端与所述第一晶体管相对远离所述第二半导体层的一端基本平齐。3.根据权利要求1所述的存储器，其特征在于，所述第一半导体层包括：沿所述第二方向相对设置的第一表面和第二表面；所述存储器还包括：第一介质层，覆盖所述外围电路和所述隔离结构；其中，所述第一介质层相对靠近所述第一表面；第二介质层，覆盖所述第一半导体层、所述隔离结构和所述第一晶体管；其中，所述第二介质层相对靠近所述第二表面；互连结构，位于所述第一介质层中，且与所述外围电路耦合；第一导电结构，包括：第一导电层，位于所述第二介质层中；第一接触插塞，贯穿部分所述第二介质层、所述第二部分和所述第二半导体层，且位于所述第一导电层和所述互连结构之间，用于耦合所述第一导电层和所述互连结构。4.根据权利要求3所述的存储器，其特征在于，所述存储器还包括：第二导电结构，包括：第二导电层，位于所述第二介质层中，且与所述第一导电层沿所述第一方向并列设置；第二接触插塞，贯穿部分所述第二介质层、所述第二部分和所述第二半导体层，且位于所述第二导电层和所述互连结构之间，用于耦合所述第二导电层和所述互连结构；位线，位于所述第二介质层中，分别与所述第二导电层和所述第一晶体管耦合。5.根据权利要求1所述的存储器，其特征在于，所述第一晶体管包括以下至少之一：全环绕栅晶体管；三栅晶体管；双栅晶体管；单栅晶体管。6.根据权利要求1所述的存储器，其特征在于，所述第二半导体层的晶向与所述第一半导体层的晶向相同。7.一种存储器系统，其特征在于，包括：如权利要求1至6任一项所述的存储器，被配置为存储数据；存储器控制器，耦合至所述存储器，被配置为控制所述存储器。
8.根据权利要求7所述的存储器系统，其特征在于，所述存储器系统还包括：主机，耦合到所述存储器控制器，被配置为发送或接收所述数据。9.一种存储器的制作方法，其特征在于，所述存储器具有第一区域和第二区域，所述方法包括：提供第一半导体层；其中，所述第一半导体层包括沿第一方向并列设置的第一部分和第二部分；所述第一部分位于所述第一区域，所述第二部分位于所述第二区域；所述第一方向平行于所述第一半导体层所在的平面；形成存储单元阵列；其中，所述存储单元阵列包括多个存储单元，每个所...

【专利技术属性】
技术研发人员：陈赫，朱宏斌，刘威，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：