小数-N分频锁相环及小数-N分频锁相环系统技术方案

本发明专利技术涉及锁相环领域，具体涉及一种小数

【技术实现步骤摘要】
小数
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N分频锁相环及小数
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N分频锁相环系统
[0001]优先权声明
[0002]本专利申请要求专利技术名称为“最小化锁相环系统的参考时钟占空比补偿环路中的电路噪声和频率合成误差(Minimizing Circuit Noise and Frequency Synthesis Error In Reference Clock Duty Cycle Compensation Loop of a Phase Locked Loop System)”、申请号为202141030146、申请日为2021年7月5日的印度临时专利申请的优先权。该印度临时专利申请在与本文的描述不相矛盾的情况下全文引入本申请中。
[0003]本专利申请要求专利技术名称为“小数
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N锁相环中参考时钟不等连续时间周期补偿中的噪声贡献的消除(Reducing Noise Contribution in Compensating for Unequal Successive Time Periods of a Reference Clock in a Fractional
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N Phase Locked Loop)”、申请号为17/663,217、申请日为2022年5月13日的美国专利申请的优先权。该美国专利申请在与本文的描述不相矛盾的情况下全文引入本申请中。
[0004]本专利申请要求专利技术名称为“由于小数
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N锁相环中参考时钟的连续时间周期不等引起的输出时钟中的噪声的消除(Reduction of Noise in Output Clock due to Unequal Successive Time Periods of a Reference Clock in a Fractional
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N Phase Locked Loop)”、申请号为17/663,216、申请日为2022年5月13日的美国专利申请的优先权。该美国专利申请在与本文的描述不相矛盾的情况下全文引入本申请中。


[0005]本专利技术的实施例总体上涉及锁相环(Phase Locked Loops，简称PLL)，并且更具体地涉及一种小数
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N分频锁相环及小数
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N分频锁相环系统。

技术介绍

[0006]小数
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N分频锁相环经常用于生成输出时钟的频率，输出时钟的频率可以作为输入而被接收的参考时钟的频率的小数倍的频率。小数倍一般指的是形式为M.N的倍数，其中M和N是正整数，并且“.”表示小数点。
[0007]参考时钟可以通过诸如非对称源时钟的倍频等技术得到，因此参考时钟可以具有不相等持续时间的连续周期。如果占空比(即开启时间和周期的比率)非50％，则认定源时钟为不对称。另外，参考时钟生成器可以通过其他技术生成具有不相等持续时间的连续周期的参考时钟。
[0008]参考时钟中的不相等持续时间的连续周期通常会造成输出时钟中的噪声。通常，这种噪声可以表现为输出时钟抖动的增加以及输出时钟的频率(输出频率)两侧的参考杂散(Reference Spur)。希望减少输出时钟中的此类噪声。
[0009]本专利技术的各方面旨在通过分频因子生成器伸生成修改后的分频因子减少此类噪声的产生。

技术实现思路

[0010]本专利技术提供一种小数
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N分频锁相环及小数
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N分频锁相环系统，至少有利于减少输出时钟中的噪声，从而使得小数
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N分频锁相环输出的信号无频率误差或频率误差较小。
[0011]根据本专利技术一些实施例，本专利技术一方面提供一种小数
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N分频锁相环，包括：参考时钟源，用于生成参考时钟，其中参考时钟具有不相等持续时间的连续周期；相位检测器，用于接收参考时钟和反馈时钟，相位检测器生成用于表示参考时钟和反馈时钟之间的相位差的误差信号；低通滤波器，被耦合以接收误差信号，并且对误差信号进行滤波以生成滤波后的误差信号；受控振荡器，被耦合以接收滤波后的误差信号并且生成具有与波后的误差信号的强度成比例的输出频率的输出时钟；小数
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N分频器模块，被耦合以接收输出时钟，小数
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N分频器模块将输出时钟的输出频率除以期望的分频因子以生成反馈时钟，其中期望的分频因子具有第一整数部分和第一小数部分；其中输出时钟的输出频率除以期望的分频因子设计为使输出频率等于参考时钟的频率与期望的分频因子的乘积；以及补偿模块，用于生成补偿因子以补偿参考时钟的不相等持续时间的连续周期的影响，其中补偿因子具有第二整数部分和第二小数部分，其中小数
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N分频器模块设计为通过组合期望的分频因子和补偿因子生成修改后的分频因子，其中每个修改后的分频因子包括对应的第二整数部分和对应的第二小数部分，其中所述修改后的分频因子设计为去除所述输出时钟中的噪声，所述噪声由所述参考时钟的不相等持续时间的连续周期引起，其中小数
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N分频器模块包括：分频电路，用于将输出时钟除以除数值序列以生成反馈时钟，其中除数值序列的每个除数值是整数；以及分频因子生成器，用于生成除数值序列，其中分频因子生成器包括：分离器，用于生成对应的整数部分和对应的小数部分，对应的整数部分和对应的小数部分的总和等于补偿因子和期望的分频因子的总和，其中对应的整数部分包含通过将补偿因子和第一小数部分求和而生成的整数值的至少一部分，调制器核心，用于生成对应于每个小数部分的相应的整数逻辑流，其中整数逻辑流表示密度域中的对应的小数部分的幅度，其中将整数逻辑流的每个整数与对应的整数部分结合，以生成除数值序列的对应的除数值。
[0012]另外，其中所述参考时钟源包括：源时钟源，用于生成源时钟；以及倍频器，用于通过将所述源时钟的频率加倍来生成所述参考时钟，其中所述源时钟的不对称性使所述参考时钟具有不相等持续时间的连续周期。
[0013]另外，其中所述对应的整数部分包含所生成的所有的所述整数值的总和。
[0014]另外，其中所述调制器核心是具有信号传递函数的Delta
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Sigma调制器，其中所述信号传递函数响应于接收的整数值作为输入且生成整数值作为输出。
[0015]另外，其中所述信号传递函数为延迟值，所述分频因子生成器还包括延迟单元，所述延迟单元用于获取所述延迟值，从而使所述延迟值延迟所述对应的整数部分。
[0016]另外，所述延迟单元包括延迟单元链。
[0017]另外，其中所述补偿模块包括：校正模块，用于生成校正信号，所述校正信号包括构成每对所述连续周期的第一周期的第一频率校正因子和第二周期的第二频率校正因子，所述校正信号还包含直流噪声分量；以及滤波器，用于从所述校正信号中去除所述直流噪声分量以生成包括所述第一频率校正因子和所述第二频率校正因子的所述补偿因子。
[0018]根据本专利技术一些实施例，本专利技术另一方面提供一种小数
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【技术保护点】

【技术特征摘要】
1.一种小数
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N分频锁相环，包括：参考时钟源，用于生成参考时钟，其中所述参考时钟具有不相等持续时间的连续周期；相位检测器，用于接收所述参考时钟和反馈时钟，所述相位检测器生成用于表示所述参考时钟和所述反馈时钟之间的相位差的误差信号；低通滤波器，用于接收所述误差信号，并且对所述误差信号进行滤波以生成滤波后的误差信号；受控振荡器，用于接收所述滤波后的误差信号并且生成具有与所述滤波后的误差信号的强度成比例的输出频率的输出时钟；小数
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N分频器模块，用于接收所述输出时钟，所述小数
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N分频器模块将所述输出时钟的输出频率除以期望的分频因子以生成所述反馈时钟，其中所述期望的分频因子具有第一整数部分和第一小数部分；其中所述输出时钟的所述输出频率除以所述期望的分频因子设计为使所述输出频率等于所述参考时钟的频率与所述期望的分频因子的乘积；以及补偿模块，用于生成补偿因子，以补偿所述参考时钟的不相等持续时间的连续周期的影响，其中所述补偿因子具有第二整数部分和第二小数部分，其中所述小数
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N分频器模块设计为通过组合所述期望的分频因子和所述补偿因子以生成修改后的分频因子，其中每个修改后的分频因子包括对应的第二整数部分和对应的第二小数部分，其中所述修改后的分频因子设计为去除所述输出时钟中的噪声，所述噪声由所述参考时钟的不相等持续时间的连续周期引起，其中所述小数
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N分频器模块包括：分频电路，用于将所述输出时钟除以除数值序列以生成所述反馈时钟，其中除数值序列的每个除数值是整数；以及分频因子生成器，用于生成所述除数值序列，其中所述分频因子生成器包括：分离器，用于生成对应的整数部分和对应的小数部分，所述对应的整数部分和所述对应的小数部分的总和等于所述补偿因子和所述期望的分频因子的总和，其中所述对应的整数部分包含通过将所述补偿因子和所述第一小数部分求和而生成的整数值的至少一部分；调制器核心，用于生成对应于每个对应的小数部分的整数逻辑流，其中所述整数逻辑流表示密度域中的所述对应的小数部分的幅度，其中将所述整数逻辑流的每个整数与所述对应的整数部分结合，以生成所述除数...

【专利技术属性】
技术研发人员：拉贾，
申请(专利权)人：绍兴圆方半导体有限公司，
类型：发明
国别省市：