静电保护电路制造技术

本申请提供一种静电保护电路，设置于第一焊盘和第二焊盘之间，包括：主泄放晶体管和辅泄放晶体管，用于在监测到第一焊盘上的静电电荷引起的静电脉冲后导通，以泄放静电电荷至第二焊盘；其中，主泄放晶体管的导通时刻早于辅泄放晶体管的导通时刻，且主泄放晶体管所泄放的静电电荷量大于辅泄放晶体管所泄放的静电电荷量，本申请提供电路即可以及时泄放静电电荷又有足够静电泄放能力。荷又有足够静电泄放能力。荷又有足够静电泄放能力。

【技术实现步骤摘要】
静电保护电路


[0001]本申请涉及集成电路
，尤其涉及一种静电保护电路。

技术介绍

[0002]静电无处不在，假如没有静电保护电路，一块芯片很快会被由于各种各样原因而引入静电所损伤，并且几乎会被一击致命。
[0003]因此，芯片中通常设有静电保护电路，静电保护电路用于及时泄放静电电荷，避免被保护电路由于承受静电电荷所带来高压而失效，甚至烧毁。

技术实现思路

[0004]本申请提供一种静电保护电路，旨在提供一种即可以及时泄放静电电荷又有足够静电泄放能力的技术方案。
[0005]第一方面，本申请提供一种静电保护电路，设置于第一焊盘和第二焊盘之间，包括：
[0006]主泄放晶体管和辅泄放晶体管，用于在监测到第一焊盘上的静电电荷引起的静电脉冲后导通，以泄放静电电荷至第二焊盘；
[0007]其中，主泄放晶体管的导通时刻早于辅泄放晶体管的导通时刻，且主泄放晶体管所泄放的静电电荷量大于辅泄放晶体管所泄放的静电电荷量。
[0008]可选地，还包括：
[0009]监测单元，用于监测由静电电荷引起的静电脉冲，监测单元的输出端连接主泄放晶体管的控制端。
[0010]可选地，监测单元包括：
[0011]监测电容，其第一端连接第一焊盘；
[0012]监测电阻，其第一端与监测电容的第二端连接，其第二端连接第二焊盘。
[0013]可选地，还包括：
[0014]延时电路，其输入端连接主泄放晶体管的控制端，其输出端连接辅泄放晶体管的控制端。
[0015]可选地，延时电路包括：
[0016]第一反相器，其输入端作为延时电路的输入端，其输出端作为延时电路的输出端。
[0017]可选地，主泄放晶体管为N型晶体管；
[0018]辅泄放晶体管为P型晶体管。
[0019]可选地，辅泄放晶体管与第一反相器的P型晶体管位于衬底上的同一N型阱中。
[0020]可选地，辅泄放晶体管与第一反相器的P型晶体管位于衬底上的不同的N型阱中。
[0021]可选地，延时电路包括：
[0022]第一反相器，其输入端作为延时电路的输入端；
[0023]第二反相器，其输入端连接第一反相器的输出端，其输出端作为延时电路的输出
端。
[0024]可选地，主泄放晶体管为N型晶体管；
[0025]辅泄放晶体管为N型晶体管。
[0026]可选地，辅泄放晶体管、第一反相器的N型晶体管和第二反相器的N型晶体管均位于衬底上的同一P型阱中；
[0027]主泄放晶体管与辅泄放晶体管位于衬底上的不同的P型阱中。
[0028]可选地，主泄放晶体管与辅泄放晶体管位于衬底上的同一P型阱中。
[0029]可选地，监测单元包括：
[0030]监测电阻，其第一端连接第一焊盘；
[0031]监测电容，其第一端与监测电阻的第二端连接，其第二端连接第二焊盘。
[0032]可选地，主泄放晶体管为P型晶体管。
[0033]可选地，主泄放晶体管的尺寸大于辅泄放晶体管的尺寸。
[0034]本申请提供一种静电保护电路，该电路包括主泄放晶体管和辅泄放晶体管，主泄放晶体管用于在监测到第一焊盘上的静电电荷引起的静电脉冲后在先导通，辅泄放晶体管用于在监测到第一焊盘上的静电电荷引起的静电脉冲后在后导通，并且主泄放晶体管所泄放的静电电荷量大于辅主泄放晶体管所泄放的静电电荷量，如此设置，可以在静电脉冲到来的一瞬间，由主泄放晶体管快速泄放大部分静电电荷，避免静电电荷积累过多，从而使第一焊盘的由静电电荷造成的电压不至于上升太快，进而可以有效防止静电脉冲对被保护电路造成的损伤。此外，由于主泄放晶体管的导通时刻早于辅泄放晶体管的导通时刻，使得主泄放晶体管的关断时刻早于辅泄放晶体管的关断时刻，也就是在主泄放晶体管关断后辅泄放晶体管还能继续泄放静电电荷，从而延长静电泄放时间，增加静电泄放能力。
附图说明
[0035]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
[0036]图1为一种静电保护电路的结构示意图；
[0037]图2为本申请一实施例提供的一种静电保护电路的结构示意图；
[0038]图3为本申请另一实施例提供的一种静电保护电路的结构示意图；
[0039]图4为本申请另一实施例提供的一种静电保护电路的具体电路图；
[0040]图5为本申请另一实施例提供的一种静电保护电路的具体电路图；
[0041]图6为本申请另一实施例提供的一种静电保护电路的具体电路图；
[0042]图7为本申请另一实施例提供的一种静电保护电路的具体电路图。
[0043]通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
[0044]这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例
中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
[0045]静电无处不在，假如没有静电保护电路，一块芯片很快会被由于各种各样原因而引入静电所损伤，并且几乎会被一击致命。以人体模型为例，在人手触碰芯片管脚的一瞬间，通常只有几十纳秒的时间，被触碰管脚可以达到几百甚至上千伏特的电压，这足以损坏任何芯片，而机器模型，例如设备触碰到芯片管脚后，甚至只要几纳秒的时间，就能使得被设备触碰的管脚的电压达到几百伏特。
[0046]为了保证芯片的安全，每一块芯片内都含有静电保护电路。按管脚功能的不同，又分为针对电源管脚、IO管脚的静电保护电路。
[0047]如图1所示，为一种静电保护电路的实施例，其设置在电源端VCC和接地端GND之间。静电保护电路包括监测单元101和泄放晶体管T，其中，监测单元101包括监测电容C1和监测电阻R1，监测电容C1和监测电容R1串联后，一端与电源端连接，另一端接地。
[0048]由于泄放晶体管直接与监测电容C1耦合，使得泄放晶体管的导通速度非常快。但是，为保证静电脉冲到来时泄放晶体管及时导通，通常监测电阻设置在几十千欧姆，这就使得在泄放晶体管的栅极在通过监测电阻放电时，会快速关断泄放晶体管，从而使得泄放晶体管维持导通的时间比较短，存在静电电荷无法达到完全被泄放的风险。进而使得电源焊盘上的静电电荷仍然存在损伤内部电路的风险。
[0049]如图2所示，本申请一实施例提供一种静电保护电路，该静电保护电路设置于第一焊盘201和第二焊盘202之间。例如：第一焊盘201可以是电源焊盘，第二焊盘202可以是接地焊盘。在第一焊盘2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电保护电路，设置于第一焊盘和第二焊盘之间，其特征在于，包括：主泄放晶体管和辅泄放晶体管，用于在监测到所述第一焊盘上的静电电荷引起的静电脉冲后导通，以泄放所述静电电荷至所述第二焊盘；其中，所述主泄放晶体管的导通时刻早于所述辅泄放晶体管的导通时刻，且所述主泄放晶体管所泄放的静电电荷量大于所述辅泄放晶体管所泄放的静电电荷量。2.根据权利要求1所述的静电保护电路，其特征在于，还包括：监测单元，用于监测由所述静电电荷引起的静电脉冲，所述监测单元的输出端连接所述主泄放晶体管的控制端。3.根据权利要求2所述的静电保护电路，其特征在于，所述监测单元包括：监测电容，其第一端连接所述第一焊盘；监测电阻，其第一端与所述监测电容的第二端连接，其第二端连接所述第二焊盘。4.根据权利要求2所述的静电保护电路，其特征在于，还包括：延时电路，其输入端连接所述主泄放晶体管的控制端，其输出端连接所述辅泄放晶体管的控制端。5.根据权利要求4所述的静电保护电路，其特征在于，所述延时电路包括：第一反相器，其输入端作为所述延时电路的输入端，其输出端作为所述延时电路的输出端。6.根据权利要求5所述的静电保护电路，其特征在于：所述主泄放晶体管为N型晶体管；所述辅泄放晶体管为P型晶体管。7.根据权利要求5所述的静电保护电路，其特征在于：所述辅泄放晶体管与所述第一反相器的P型晶体管位于衬底...

【专利技术属性】
技术研发人员：李新，应战，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：