嵌入式锗硅外延结构的形成方法技术

本发明专利技术提供了一种嵌入式锗硅外延结构的形成方法，包括：提供一硅衬底，硅衬底中形成有凹槽；执行外延工艺，在凹槽中形成锗硅层，硅衬底及锗硅层的表面上形成有缺陷颗粒；形成硅层覆盖硅衬底、锗硅层的表面以及缺陷颗粒；执行硅刻蚀工艺，去除硅层及缺陷颗粒。本发明专利技术通过形成硅层覆盖硅衬底、锗硅层的表面以及缺陷颗粒，使得缺陷颗粒与硅层具有相较于硅衬底的表面具有更强的结合力，从而在硅刻蚀工艺中较为容易地去除缺陷颗粒及硅层，由此以解决形成锗硅外延结构时的缺陷颗粒问题。硅外延结构时的缺陷颗粒问题。硅外延结构时的缺陷颗粒问题。

【技术实现步骤摘要】
嵌入式锗硅外延结构的形成方法


[0001]本专利技术涉及集成电路制造
，特别涉及一种嵌入式锗硅外延结构的形成方法。

技术介绍

[0002]随着技术的发展，器件的关键尺寸(CD)越来越小，器件的工艺节点达28nm以下时，往往需要在源漏区采用嵌入式外延层来改变沟道区的应力，从而提高载流子的迁移率并从而提高器件的性能。对于PMOS器件，嵌入式外延层通常采用锗硅外延结构(SiGe)。
[0003]但在采用选择性外延工艺形成设定区域形成锗硅外延结构时，难以避免会在设定区域之外产生一些缺陷颗粒(tiny particle)，严重影响良率。

技术实现思路

[0004]本专利技术的目的在于提供一种嵌入式锗硅外延结构的形成方法，以解决形成锗硅外延结构时的缺陷颗粒问题。
[0005]为解决上述技术问题，本专利技术提供的嵌入式锗硅外延结构的形成方法，包括：
[0006]提供一硅衬底，所述硅衬底中形成有凹槽；
[0007]执行外延工艺，在所述凹槽中形成锗硅层，所述硅衬底及所述锗硅层的表面上形成有缺陷颗粒；
[0008]形成硅层覆盖所述硅衬底、所述锗硅层的表面以及所述缺陷颗粒；以及，
[0009]执行硅刻蚀工艺，去除所述硅层及所述缺陷颗粒。
[0010]可选的，在形成所述凹槽后，对所述硅衬底执行预清洁处理以去除所述衬底的表面及所述凹槽的内壁上的氧化物及含碳有机物。
[0011]可选的，在同一工艺腔体内形成所述锗硅层、所述硅层以及执行所述硅刻蚀工艺，所述外延工艺为选择性气相外延工艺，形成所述硅层的工艺为CVD工艺。
[0012]可选的，所述硅层包括无定形硅层，所述硅层的厚度为15埃～35埃。
[0013]可选的，所述CVD工艺的工艺温度为600℃～800℃，所述CVD工艺的气体压力为10torr～40torr。
[0014]可选的，所述硅刻蚀工艺包括在所述工艺腔中通入硅刻蚀气体，利用所述硅刻蚀气体蚀刻去除所述硅层及所述缺陷颗粒。
[0015]可选的，所述硅刻蚀气体包括氯化氢，所述氯化氢的流量为80sccm～200sccm。
[0016]可选的，所述外延工艺包括执行第一外延工艺形成锗硅缓冲层覆盖所述凹槽的内壁，及执行第二外延工艺形成锗硅主体层覆盖所述锗硅缓冲层且填充所述凹槽。
[0017]可选的，还包括在执行所述硅刻蚀工艺后执行第三外延工艺，形成硅盖帽层覆盖所述锗硅主体层。
[0018]可选的，还包括在所述第一外延工艺后和/或所述第三外延工艺后，形成所述硅层及执行所述硅刻蚀工艺。
[0019]综上所述，本专利技术提供的嵌入式锗硅外延结构的形成方法，通过在形成锗硅层后形成硅层覆盖硅衬底、锗硅层的表面以及硅衬底和锗硅层上的缺陷颗粒，并以缺陷颗粒作为核形成硅层，使得缺陷颗粒与硅层具有相较于硅衬底的表面具有更强的结合力，从而在硅刻蚀工艺中较为容易地去除缺陷颗粒及硅层，由此以解决形成锗硅外延结构时的缺陷颗粒问题。而且还可在硅刻蚀工艺中，利用硅层保护锗硅层减少或防止对锗硅层的损伤。
附图说明
[0020]本领域的普通技术人员应当理解，提供的附图用于更好地理解本专利技术，而不对本专利技术的范围构成任何限定。
[0021]图1是本实施例提供的嵌入式锗硅外延结构的形成方法的流程图；
[0022]图2至7为本实施提供的嵌入式锗硅外延结构的形成方法的相应步骤对应的结构示意图。
[0023]附图中：
[0024]10
‑
衬底；11
‑
虚拟栅极；12
‑
介质层；13
‑
凹槽；
[0025]20
‑
嵌入式锗硅外延结构；21
‑
锗硅缓冲层；22
‑
锗硅主体层；23
‑
缺陷颗粒；24
‑
硅层；25
‑
硅盖帽层。
具体实施方式
[0026]为使本专利技术的目的、优点和特征更加清楚，以下结合附图和具体实施例对本专利技术作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
[0027]如在本专利技术中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
[0028]实施例一
[0029]图1是实施例一提供的嵌入式锗硅外延结构的形成方法的流程图。
[0030]如图1所示，本实施例提供的嵌入式锗硅外延结构的形成方法，包括以下步骤：
[0031]S01：提供一硅衬底，所述硅衬底中形成有凹槽；
[0032]S02：执行外延工艺，在所述凹槽中形成锗硅层，所述硅衬底及所述锗硅层的表面上形成有缺陷颗粒；
[0033]S03：形成硅层覆盖所述硅衬底、所述锗硅层的表面以及所述缺陷颗粒；
[0034]S04：执行硅刻蚀工艺，去除所述硅层及所述缺陷颗粒。
[0035]图2～图7为本实施提供的嵌入式锗硅外延结构的形成方法的相应步骤对应的结构示意图，接下来，将结合图2～图7对所述嵌入式锗硅外延结构的形成方法进行详细说明。
[0036]首先，请参照图2，执行步骤S01，提供一硅衬底10，硅衬底10中形成有凹槽13。
[0037]硅衬底10可以是本领域技术人员所熟知的任意合适的硅基底材料，例如可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)及绝缘体上层叠硅(SSOI)等。本实施例中以硅衬底10的材质为单晶硅为例加以说明。
[0038]在一实施例中，利用硅衬底10所形成的晶体管为平面(planar)晶体管，凹槽13可为形成于硅衬底10中的沟槽，在凹槽13的一侧或两侧的衬底上可设有栅极结构。在另一实施例中，利用硅衬底10所形成的晶体管可为鳍式晶体管(FinFET)，衬底上形成凸起的鳍片，凹槽13可为形成于鳍片中的缺口，在凹槽13的一侧或两侧的鳍片上可设有虚拟栅极。在其他实施例中，利用硅衬底10所形成的晶体管可为环绕栅极(GAA)晶体管，衬底中形成有纳米片或纳米线，凹槽13为形成于衬底中的沟槽。不难理解，在凹槽13之外的区域，即在不需要形成锗硅外延结构的区域，其表面的材质为非硅材质，例如可为氧化层或氮化层等。另外，凹槽13的形状及尺寸可晶体管的沟道应力需求设置，沟道应力需求越大，凹槽13的尺寸(深度及宽度)越大本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种嵌入式锗硅外延结构的形成方法，其特征在于，包括：提供一硅衬底，所述硅衬底中形成有凹槽；执行外延工艺，在所述凹槽中形成锗硅层，所述硅衬底及所述锗硅层的表面上形成有缺陷颗粒；形成硅层覆盖所述硅衬底、所述锗硅层的表面以及所述缺陷颗粒；以及，执行硅刻蚀工艺，去除所述硅层及所述缺陷颗粒。2.根据权利要求1所述的嵌入式锗硅外延结构的形成方法，其特征在于，在形成所述凹槽后，对所述硅衬底执行预清洁处理以去除所述衬底的表面及所述凹槽的内壁上的氧化物及含碳有机物。3.根据权利要求1所述的嵌入式锗硅外延结构的形成方法，其特征在于，在同一工艺腔体内形成所述锗硅层、所述硅层以及执行所述硅刻蚀工艺，所述外延工艺为选择性气相外延工艺，形成所述硅层的工艺为CVD工艺。4.根据权利要求3所述的嵌入式锗硅外延结构的形成方法，其特征在于，所述硅层包括无定形硅层，所述硅层的厚度为15埃～35埃。5.根据权利要求4所述的嵌入式锗硅外延结构的形成方法，其特征在于，所述CVD工艺的工艺温度为600℃～...

【专利技术属性】
技术研发人员：张强，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：