半导体测试结构及其制备方法技术

本公开实施例涉及半导体测试领域，提供一种半导体测试结构及其制备方法，半导体测试结构包括：衬底；晶体管，包括位于衬底上的栅介质层和栅导电层；保护电容结构，包括位于衬底上的电容介质层和电容导电层；保护二极管结构，包括位于衬底中的P型掺杂区和位于P型掺杂区中的N型掺杂区；其中，栅导电层、电容导电层和N型掺杂区相互电连接。本公开实施例至少可以有利于降低天线效应对晶体管的影响，以及提高对晶体管的保护效果，以提高对半导体测试结构的测试精度。测试精度。测试精度。

【技术实现步骤摘要】
半导体测试结构及其制备方法


[0001]本公开实施例涉及半导体测试领域，特别涉及一种半导体测试结构及其制备方法。

技术介绍

[0002]随着大规模半导体技术的技术的发展，多样化的等离子体制程已经被广泛应用到半导体工艺制程中，由于等离子体环境充斥着高能量的粒子(离子、电子、中性活性基等)，对半导体元件结构具有潜在的破坏效应，例如天线效应容易将晶体管中栅介质层击穿，使得晶体管失效，这种破坏效果在半导体测试结构上表现得尤为明显，从而会影响对半导体测试结构的测试精度。

技术实现思路

[0003]本公开实施例提供一种半导体测试结构及其制备方法，至少有利于降低天线效应对晶体管的影响以及提高对晶体管的保护效果，以提高对半导体测试结构的测试精度。
[0004]根据本公开一些实施例，本公开实施例一方面提供一种半导体测试结构，包括：衬底；晶体管，包括位于所述衬底上的栅介质层和栅导电层；保护电容结构，包括位于所述衬底上的电容介质层和电容导电层；保护二极管结构，包括位于所述衬底中的P型掺杂区和位于所述P型掺杂区中的N型掺杂区；其中，所述栅导电层、所述电容导电层和所述N型掺杂区相互电连接。
[0005]在一些实施例中，所述衬底中包括有源区，与所述栅介质层正对的所述衬底、与所述电容介质层正对的所述衬底、所述P型掺杂区和所述N型掺杂区均位于所述有源区中。
[0006]在一些实施例中，所述半导体测试结构包括多个相互并联的所述保护二极管结构。
[0007]在一些实施例中，所述P型掺杂区中包括多个N型掺杂区，所述N型掺杂区的数量与所述保护二极管结构的数量相同。
[0008]在一些实施例中，所述半导体测试结构包括多个相互并联的所述保护电容结构。
[0009]在一些实施例中，所述电容介质层远离所述衬底的一侧包括多个所述电容导电层，所述电容导电层的数量与所述保护电容结构的数量相同。
[0010]在一些实施例中，所述保护电容结构与所述晶体管沿第一方向排布，所述保护电容结构与所述保护二极管结构沿第二方向排布，所述第一方向与所述第二方向相交；沿所述第一方向上，所述保护电容结构的有效长度的范围为10um～20um；沿所述第二方向上，所述保护电容结构的有效宽度的范围为10um～20um。
[0011]在一些实施例中，沿所述第一方向上，所述保护二极管结构的有效长度与所述保护电容结构的有效长度相同；沿所述第二方向上，所述保护二极管结构的有效宽度的范围为0.5um～3um。
[0012]在一些实施例中，所述保护二极管结构的有效面积的范围为10um2～30um2。
[0013]在一些实施例中，所述晶体管还包括位于所述衬底中的源极区和漏极区，所述半导体测试结构还包括：栅极测试焊盘，与所述栅导电层、所述电容导电层和所述N型掺杂区电连接；源极测试焊盘，与所述源极区电连接；漏极测试焊盘，与所述漏极区电连接；衬底测试焊盘，与所述衬底电连接。
[0014]在一些实施例中，所述半导体测试结构还包括：第一导电柱，接触连接所述N型掺杂区和所述栅极测试焊盘；第二导电柱，接触连接所述电容导电层和所述栅极测试焊盘。
[0015]在一些实施例中，所述半导体测试结构包括多个所述晶体管，一个所述晶体管至少与一个所述保护电容结构和至少一个所述保护二极管结构对应。
[0016]在一些实施例中，多个所述晶体管的所述栅导电层与同一所述栅极测试焊盘电连接，多个所述晶体管的所述源极区与同一所述源极测试焊盘电连接。
[0017]根据本公开一些实施例，本公开实施例另一方面还提供一种半导体测试结构的制备方法，包括：提供衬底；在所述衬底中形成P型掺杂区；在所述P型掺杂区中形成N型掺杂区，所述P型掺杂区和所述N型掺杂区构成保护二极管结构；在所述衬底上形成晶体管，所述晶体管包括位于所述衬底上的栅介质层和栅导电层；在所述衬底上形成保护电容结构，所述保护电容结构包括位于所述衬底上的电容介质层和电容导电层；其中，所述栅导电层、所述电容导电层和所述N型掺杂区相互电连接。
[0018]在一些实施例中，采用相同的制备工艺形成所述栅介质层和所述电容介质层，采用相同的制备工艺形成所述栅导电层和所述电容导电层。
[0019]在一些实施例中，所述晶体管为NMOS管，所述晶体管还包括位于所述衬底中的源极区以及漏极区，在形成所述N型掺杂区的步骤中，还包括：形成所述源极区以及所述漏极区。
[0020]在一些实施例中，所述制备方法还包括：形成栅极测试焊盘、源极测试焊盘、漏极测试焊盘和衬底测试焊盘；其中，所述栅极测试焊盘与所述栅导电层、所述电容导电层和所述N型掺杂区电连接；所述源极测试焊盘与所述源极区电连接；所述漏极测试焊盘与所述漏极区电连接；所述衬底测试焊盘与所述衬底电连接。
[0021]本公开实施例提供的技术方案至少具有以下优点：
[0022]在晶体管周围增设保护电容结构和保护二极管结构，且使得晶体管中的栅导电层、保护电容结构中的电容导电层和保护二极管结构中的N型掺杂区相互电连接，因而，在对半导体测试结构进行等离子体处理过程中，晶体管中的栅导电层上积累的大量游离的电荷可以通过电容导电层和N型掺杂区释放到保护电容结构和保护二极管结构中，使得保护电容结构和保护二极管结构共同实现对栅导电层上积累的大量游离的电荷的泄放，从而避免大量游离的电荷积累在栅导电层上无法释放时，造成栅导电层的电压过高使得栅介质层被击穿的现象，从而有利于通过保护电容结构和保护二极管结构降低天线效应对晶体管的影响，以提高对晶体管的保护效果。
[0023]此外，可以理解的是，在对半导体测试结构进行测试时，有利于通过保护电容结构和保护二极管结构避免晶体管中的栅介质层被击穿，即有利于避免晶体管失效导致的测试结果的不准确，从而有利于提高对半导体测试结构的测试精度。
附图说明
[0024]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0025]图1为本公开一实施例提供的半导体测试结构的一种局部俯视示意图；
[0026]图2为图1所示半导体测试结构沿第一截面方向AA1的局部剖面示意图；
[0027]图3为图1所示半导体测试结构沿第二截面方向BB1的一种局部剖面示意图；
[0028]图4为图1所示半导体测试结构沿第三截面方向CC1的局部剖面示意图；
[0029]图5为图1所示半导体测试结构沿第二截面方向BB1的另一种局部剖面示意图；
[0030]图6至图8为本公开一实施例提供的半导体测试结构的另三种局部俯视示意图；...

【技术保护点】

【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括：衬底；晶体管，包括位于所述衬底上的栅介质层和栅导电层；保护电容结构，包括位于所述衬底上的电容介质层和电容导电层；保护二极管结构，包括位于所述衬底中的P型掺杂区和位于所述P型掺杂区中的N型掺杂区；其中，所述栅导电层、所述电容导电层和所述N型掺杂区相互电连接。2.如权利要求1所述的半导体测试结构，其特征在于，所述衬底中包括有源区，与所述栅介质层正对的所述衬底、与所述电容介质层正对的所述衬底、所述P型掺杂区和所述N型掺杂区均位于所述有源区中。3.如权利要求1或2所述的半导体测试结构，其特征在于，包括多个相互并联的所述保护二极管结构。4.如权利要求3所述的半导体测试结构，其特征在于，所述P型掺杂区中包括多个N型掺杂区，所述N型掺杂区的数量与所述保护二极管结构的数量相同。5.如权利要求1或2所述的半导体测试结构，其特征在于，包括多个相互并联的所述保护电容结构。6.如权利要求5所述的半导体测试结构，其特征在于，所述电容介质层远离所述衬底的一侧包括多个所述电容导电层，所述电容导电层的数量与所述保护电容结构的数量相同。7.如权利要求1或2所述的半导体测试结构，其特征在于，所述保护电容结构与所述晶体管沿第一方向排布，所述保护电容结构与所述保护二极管结构沿第二方向排布，所述第一方向与所述第二方向相交；沿所述第一方向上，所述保护电容结构的有效长度的范围为10um～20um；沿所述第二方向上，所述保护电容结构的有效宽度的范围为10um～20um。8.如权利要求7所述的半导体测试结构，其特征在于，沿所述第一方向上，所述保护二极管结构的有效长度与所述保护电容结构的有效长度相同；沿所述第二方向上，所述保护二极管结构的有效宽度的范围为0.5um～3um。9.如权利要求7所述的半导体测试结构，其特征在于，所述保护二极管结构的有效面积的范围为10um2～30um2。10.如权利要求1或2所述的半导体测试结构，其特征在于，所述晶体管还包括位于所述衬底中的源极区和漏极区，所述半导体测试结构还包括...

【专利技术属性】
技术研发人员：陈海波，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：