纯数字存内计算电路架构制造技术

本发明专利技术提供一种纯数字存内计算电路架构及其运算方法，其中，纯数字存内计算电路架构包括读时钟域部和数字时钟域部，数字时钟域部包括位移寄存器、位宽统计输出单元以及与门操作单元；其中，所述读时钟域部用于读出待计算公式中的数值B并存入所述位移寄存器中；所述位宽统计输出单元用于输出所述数值A的各位的值；其中，待计算公式为：A*B，所述数值A和所述数值B均为二进制数；所述位移寄存器用于输出所述数值B移位后的与所述数值A的各位的值相对应的移位数值；所述与门操作单元用于对所述数值A的各位的值与相对应的移位数值进行与操作。本发明专利技术提供的纯数字存内计算电路架构能够解决现有的纯数字计算方法受读出器件的读出速度影响的问题。速度影响的问题。速度影响的问题。

【技术实现步骤摘要】
纯数字存内计算电路架构


[0001]本专利技术涉及运算电路设计
，更为具体地，涉及一种纯数字存内计算电路架构及其运算方法。

技术介绍

[0002]对于传统的冯
·
诺伊曼运算架构，由于其计算与存储分离，因此随着计算速度越来越快，存储的带宽与能耗就成为整个系统的主要瓶颈。于是存内计算在运算领域被提出，存内计算是近些年提出了一种运算方式，这种计算方式最大的特点就是存储与计算结合在一起，由此来解决存储带宽与能耗给整个计算系统带来的主要瓶颈。
[0003]在实际计算过程中，存内计算有两个方向，一种是模拟计算，一种是纯数字计算，对于纯数字计算的乘法来说，当前业内主要使用的计算电路构架如图1所示，具体的存算计算结构如图2所示，由图1与图2可知，如果要计算A*B(设A、B是两个任意位宽的数)，则先将A存入移位寄存器，并将B存入相应的存储器件中，存储器件对应设置有相应的读出器件SA(存储器件与对应的读出器件SA构成一个读出单元)，然后通过移位寄存器输出的A每一位与读出单元的读出数据进行与操作(1bit乘法)，从而完成相应的乘法操作本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种纯数字存内计算电路架构，用于计算公式：A*B，其中，所述数值A和所述数值B均为二进制数；其特征在于，包括读时钟域部和数字时钟域部，所述数字时钟域部包括位移寄存器、位宽统计输出单元以及与门操作单元；其中，所述读时钟域部用于读出计算公式中的数值B并存入所述位移寄存器中；所述位宽统计输出单元用于输出所述数值A的各位的值；所述位移寄存器用于输出所述数值B移位后的与所述数值A的各位的值相对应的移位数值；所述与门操作单元用于对所述数值A的各位的值与相对应的移位数值进行与操作。2.如权利要求1所述的纯数字存内计算电路架构，其特征在于，所述数字时钟域部还包括时钟控制单元；其中，所述位宽统计输出单元用于基于所述时钟控制单元输出所述数值A的各位的值；所述位移寄存器用于基于所述时钟控制单元输出与所述数值B移位后的与所述数值A的各位的值相对应的移位数值。3.如权利要求2所述的纯数字存内计算电路架构，其特征在于，所述时钟控制单元用于生成时钟数N；所述位宽统计输出单元用于输出与所述时钟数N对应的所述数值A的第n位的值An；所述位移寄存器用于生成与所述时钟数N对应的所述数值B移n位后的移位数值；其中，所述时钟数N为整数且自0值递增，n与所述时钟数N对应。4.如权利要求1所述的纯数字存内计算电路架构，其特征在于，所述数字时钟域部还包括累加器，所述累加器用于对所述与门操作单元输出的各次结果进行累加。5.如权利要求4所述的纯数字存内计算电路架构，其特征在于，所述数字时钟域部还包括结果寄存器，所述结果寄存器用于存储所述累加器的各次累加结果。6.如权利要求5所述的纯数...

【专利技术属性】
技术研发人员：周煜梁，刘业帆，
申请(专利权)人：昕原半导体上海有限公司，
类型：发明
国别省市：