纯数字存内计算电路架构制造技术

本发明专利技术提供一种纯数字存内计算电路架构及其运算方法，其中，纯数字存内计算电路架构包括读时钟域部和数字时钟域部，数字时钟域部包括位移寄存器、位宽统计输出单元以及与门操作单元；其中，所述读时钟域部用于读出待计算公式中的数值B并存入所述位移寄存器中；所述位宽统计输出单元用于输出所述数值A的各位的值；其中，待计算公式为：A*B，所述数值A和所述数值B均为二进制数；所述位移寄存器用于输出所述数值B移位后的与所述数值A的各位的值相对应的移位数值；所述与门操作单元用于对所述数值A的各位的值与相对应的移位数值进行与操作。本发明专利技术提供的纯数字存内计算电路架构能够解决现有的纯数字计算方法受读出器件的读出速度影响的问题。速度影响的问题。速度影响的问题。

【技术实现步骤摘要】
纯数字存内计算电路架构


[0001]本专利技术涉及运算电路设计
，更为具体地，涉及一种纯数字存内计算电路架构及其运算方法。

技术介绍

[0002]对于传统的冯
·
诺伊曼运算架构，由于其计算与存储分离，因此随着计算速度越来越快，存储的带宽与能耗就成为整个系统的主要瓶颈。于是存内计算在运算领域被提出，存内计算是近些年提出了一种运算方式，这种计算方式最大的特点就是存储与计算结合在一起，由此来解决存储带宽与能耗给整个计算系统带来的主要瓶颈。
[0003]在实际计算过程中，存内计算有两个方向，一种是模拟计算，一种是纯数字计算，对于纯数字计算的乘法来说，当前业内主要使用的计算电路构架如图1所示，具体的存算计算结构如图2所示，由图1与图2可知，如果要计算A*B(设A、B是两个任意位宽的数)，则先将A存入移位寄存器，并将B存入相应的存储器件中，存储器件对应设置有相应的读出器件SA(存储器件与对应的读出器件SA构成一个读出单元)，然后通过移位寄存器输出的A每一位与读出单元的读出数据进行与操作(1bit乘法)，从而完成相应的乘法操作，最后再通过位移寄存器对每次读出的结果进行累加，以得到最终的计算结果。
[0004]然而，上述这种纯数字计算方法由于是通过读出存储然后与输入的数据做与门操作，最后再做累加计算的方法，因此这种计算存在一个相应的缺点，就是运算的速度会受到SA(读出器件)读出速度的影响(或者说运算的速度取决于读出器件读取的速度)，如果SA的读出频率(读频率)不高，那么就会导致整个存算运算的效率降低。
[0005]基于上述技术需求，亟需一种能够不受读出器件的读出速度影响的纯数字存内运算方法。

技术实现思路

[0006]鉴于上述问题，本专利技术的目的是提供一种纯数字存内计算电路架构，以解决现有的纯数字计算方法受读出器件的读出速度影响的问题。
[0007]本专利技术提供的纯数字存内计算电路架构，包括读时钟域部和数字时钟域部，所述数字时钟域部包括位移寄存器、位宽统计输出单元以及与门操作单元；其中，
[0008]所述读时钟域部用于读出待计算公式中的数值B并存入所述位移寄存器中；
[0009]所述位宽统计输出单元用于输出所述数值A的各位的值；其中，待计算公式为：A*B，所述数值A和所述数值B均为二进制数；
[0010]所述位移寄存器用于输出所述数值B移位后的与所述数值A的各位的值相对应的移位数值；
[0011]所述与门操作单元用于对所述数值A的各位的值与相对应的移位数值进行与操作。
[0012]此外，优选的方案是，所述数字时钟域部还包括时钟控制单元；其中，
[0013]所述位宽统计输出单元用于基于所述时钟控制单元输出所述数值A的各位的值；
[0014]所述位移寄存器用于基于所述时钟控制单元输出与所述数值B移位后的与所述数值A的各位的值相对应的移位数值。
[0015]此外，优选的方案是，所述时钟控制单元用于生成时钟数N；
[0016]所述位宽统计输出单元用于输出与所述时钟数N对应的所述数值A的第n位的值An；
[0017]所述位移寄存器用于生成与所述时钟数N对应的所述数值B移n位后的移位数值；其中，
[0018]所述时钟数N为整数且自0值递增，n与所述时钟数N对应。
[0019]此外，优选的方案是，所述数字时钟域部还包括累加器，所述累加器用于对所述与门操作单元输出的各次结果进行累加。
[0020]此外，优选的方案是，所述数字时钟域部还包括结果寄存器，所述结果寄存器用于存储所述累加器的各次累加结果。
[0021]此外，优选的方案是，所述结果寄存器还用于存储所述读时钟域部读出的待计算公式中的数值B。
[0022]此外，优选的方案是，所述位宽统计输出单元还用于统计待计算公式中的数值A的位宽；其中，所述数值A的位宽等于n的最大值。
[0023]此外，优选的方案是，所述读时钟域部包括存储器件和读出器件，所述读时钟域部通过所述存储器件配合所述读出器件读出待计算公式中的数值B。
[0024]另一方面，本专利技术还提供一种纯数字存内运算方法，所述方法通过前述的纯数字存内计算电路架构进行运算；所述方法包括：
[0025]通过所述读时钟域部读出待计算公式中的数值B并存放至所述位移寄存器；
[0026]通过所述位宽统计输出单元统计出待计算公式中的数值A的位宽n，并基于时钟控制单元生成的时钟数N依次输出所述数值A的第n位的值An；其中，所述时钟数N为整数且自0值递增，n与所述时钟数N对应；
[0027]通过与门操作单元判断所述位宽统计输出单元当前输出的数值A的第n位的值An是否等于1，若等于1，则通过所述位移寄存器产生数值B移n位后的移位数值；
[0028]通过累加器对所述位移寄存器产生的移位数值累加至结果寄存器；
[0029]基于所述时钟数N的递增，重复上述步骤，直至完成所述数值A的最高位的计算。
[0030]此外，优选的方案是，通过与门操作单元判断所述位宽统计输出单元当前输出的数值A的第n位的值An是否等于1，若不等于1，则停止对所数值A的该位的计算，直接基于所述时钟数N的递增，对所述数值A的下一位进行计算。
[0031]和现有技术相比，上述根据本专利技术的纯数字存内计算电路架构及其运算方法，有如下有益效果：
[0032]本专利技术提供的纯数字存内计算电路架构及其运算方法，通过设置两个相互不干扰的读时钟域部和数字时钟域部，能够将数值B的读操作与计算操作分开进行；此外，通过设置与时钟控制单元关联的位移寄存器和位宽统计输出单元能够实现数值B的移位操作与数值A的位值输出之间的关联，从而实现纯数字存算；另外，由于在通过数字时钟域部进行纯数字存算的过程中，数值B已经提前存储至数字时钟域部的位移寄存器，因此，不需要在运
存过程中对数值B进行读取，所以本专利技术提供的纯数字存内计算电路架构及其运算方法不再受到SA(读出器件)/存储器件的读速度的影响，从而使整体运算性能得到极大提升。
[0033]为了实现上述以及相关目的，本专利技术的一个或多个方面包括后面将详细说明并在权利要求中特别指出的特征。下面的说明以及附图详细说明了本专利技术的某些示例性方面。然而，这些方面指示的仅仅是可使用本专利技术的原理的各种方式中的一些方式。此外，本专利技术旨在包括所有这些方面以及它们的等同物。
附图说明
[0034]通过参考以下结合附图的说明及权利要求书的内容，并且随着对本专利技术的更全面理解，本专利技术的其它目的及结果将更加明白及易于理解。在附图中：
[0035]图1为现有的纯数字计算电路构架结构；
[0036]图2为图1所示的纯数字计算电路构架的存算计算结构；
[0037]图3为本专利技术提供的纯数字存内计算电路架构结构；
[0038]图4为本专利技术提供的纯数字存内计算方法的流程图；
[0039]在所有附图中相同的标号指示相似或相应的特征或功能。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种纯数字存内计算电路架构，用于计算公式：A*B，其中，所述数值A和所述数值B均为二进制数；其特征在于，包括读时钟域部和数字时钟域部，所述数字时钟域部包括位移寄存器、位宽统计输出单元以及与门操作单元；其中，所述读时钟域部用于读出计算公式中的数值B并存入所述位移寄存器中；所述位宽统计输出单元用于输出所述数值A的各位的值；所述位移寄存器用于输出所述数值B移位后的与所述数值A的各位的值相对应的移位数值；所述与门操作单元用于对所述数值A的各位的值与相对应的移位数值进行与操作。2.如权利要求1所述的纯数字存内计算电路架构，其特征在于，所述数字时钟域部还包括时钟控制单元；其中，所述位宽统计输出单元用于基于所述时钟控制单元输出所述数值A的各位的值；所述位移寄存器用于基于所述时钟控制单元输出与所述数值B移位后的与所述数值A的各位的值相对应的移位数值。3.如权利要求2所述的纯数字存内计算电路架构，其特征在于，所述时钟控制单元用于生成时钟数N；所述位宽统计输出单元用于输出与所述时钟数N对应的所述数值A的第n位的值An；所述位移寄存器用于生成与所述时钟数N对应的所述数值B移n位后的移位数值；其中，所述时钟数N为整数且自0值递增，n与所述时钟数N对应。4.如权利要求1所述的纯数字存内计算电路架构，其特征在于，所述数字时钟域部还包括累加器，所述累加器用于对所述与门操作单元输出的各次结果进行累加。5.如权利要求4所述的纯数字存内计算电路架构，其特征在于，所述数字时钟域部还包括结果寄存器，所述结果寄存器用于存储所述累加器的各次累加结果。6.如权利要求5所述的纯数...

【专利技术属性】
技术研发人员：周煜梁，刘业帆，
申请(专利权)人：昕原半导体上海有限公司，
类型：发明
国别省市：