【技术实现步骤摘要】
水声信号的高精度连续延时型FPGA实时波束形成器
[0001]本专利技术涉及一种水声信号的高精度连续延时型FPGA实时波束形成器的实现，属于声纳信号处理
技术介绍
[0002]所谓数字波束形成(Digital Beam Forming，DBF)技术是阵列天线和信号处理基础上发展起来的一项新技术，已广泛应用于声纳与雷达
一方面，通过对某个方向上做波束形成处理可以使信号在此方向上获得最大输出。另一方面，利用波束形成处理技术可以有效抑制空间干扰，提高信号的信噪比。DBF的基本思想是通过阵元接收数据进行加权处理以控制天线阵的方向函数，使天线阵方向图在期望信号方向产生高增益窄波束，在干扰信号方向产生较深的零陷，达到空域滤波的目的。所以波束形成系统是现代声纳的核心部件，是声纳具有良好的战术、技术性能的基础。水声信号利用数字波束形成技术可以实现水下抗干扰，增强角分辨率，增强信噪比等目的。同时波束的特性由波束的导向矢量所控制，方便实现机动处理，从而使声纳阵列具有较好的自适应校正和低副瓣性能。
[0003]目前波束形成的实现方法主要有两种途径：一是频域相移加权的波束形成器；另一种是时域延迟的波束形成器。对于窄带信号，频域加权有着较好的效果，但是水声信号的频率偏移相对较大，并且水下信号频带较宽，采用时延波束形成更加合理。但是信号的采样率是有限的，这就导致时延并不总是精确，想要高精度的小数时延结果需要花费大量的算力进行插值拟合，功耗从而会上升不少。因此，如何又简便又精确的完成时延波束形成是值得深究的问题。>[0004]目前波束形成算法的实现主要有两种方式：一是采用ARM、DSP芯片；另一种是采用FPGA芯片。由于前者的CPU核数目不多且器件只能进行顺序执行程序，实时性要求比较的高的情况下此类芯片难以达到预计的效果，所以人们通常使用FPGA芯片完成系统的设计。然而波束形成算法的处理速度往往是FPGA系统性能的瓶颈所在。在需要多波束方向的实时处理的情况下，系统对于数据吞吐率以及运算两方面的要求都比较高，这对硬件实现提出了非常高的要求。目前，在已知的高速信号处理系统中，都是采用高速差分接口来进行数据传输，利用越来越高端的FPGA来进行复杂的信号处理，往往还需要形成同时多波束，这就使得FPGA内部的乘法器出现倍数的增长，乘法器数目从开始的几十个到后来的几百个，以至于现在的几千个，阵元以及波束越来越多，硬件整体规模越来越大。
技术实现思路
[0005]专利技术目的：针对现有嵌入式系统串行编程计算实现水声信号波束形成处理速度缓慢，波束分辨率低，功耗过高，且达不到实时性要求的问题，本专利技术公开了一种水声信号的高精度连续延时型FPGA实时波束形成器，该专利技术将利用FPGA芯片里的ram资源以及基本运算器资源，通过搭建波束控制模块、采样数据存储模块、取址存储模块、系数存储模块以及向量乘法模块，并且预先设置好波束控制模块参数以及取址、系数存储模块初始值，通过实
时的采样和波束计算，实现了高精度、实时性强、低功耗的FPGA波束形成器。
[0006]技术方案：一种水声信号的高精度连续延时型FPGA实时波束形成器，完全利用FPGA内部资源，精度高、实时性强、功耗低，具体实现包括如下功能模块：
[0007](1)波束控制模块，用于设置波束形成相关参数；
[0008](2)向量(矩阵)乘法器模块，用于设置定点乘法器、加法器的工作模式；
[0009](3)通道数据存储模块，作为环形缓冲器存储采样数据；
[0010](4)取址存储模块，配置波束形成时延表；
[0011](5)系数存储模块，配置波束形成向量表。
[0012]所述波束控制模块中，采用如下设计来控制其他各模块的工作状态：
[0013]通过有限状态机来控制当前时钟(clock)下计算的波束号、阵元号、延迟单元，各个存储器以及运算器工作使能、存储器的地址控制线、读写控制线等等。共设置5个状态，状态名、功能和跳转条件如下表：
[0014][0015]当状态机处于BEAM态以及LAST_BEAM态时，波束号、延迟单元号循环自增，并且读存储器使能、运算器计算使能置1，同时将当前波束号、延迟单元号、读使能、计算使能等信号从波束控制模块传出给到向量(矩阵)乘法器模块、取址存储模块和系数存储模块。
[0016]在所述向量(矩阵)乘法器模块中，采用如下设计来完成小数时延滤波和加权波束形成：
[0017]使用M个乘法器以及M
‑
1个加法器，乘法器和加法器的连接形式为树状结构，叶子层为M个乘法器，每两个乘法器的输出端同时接一个加法器的输入端，每两个乘法器的输出端共同接一个加法器的输入端，最后一个加法器的输出端为树状结构根节点的输出，乘法器与加法器并行同时工作，协同完成向量内积运算。每个时钟可完成一次向量内积，多个时钟下分时计算，协同完成一次矩阵乘法。
[0018]在所述通道数据存储模块中，采用如下方法缓冲采样数据，以满足时延要求：
[0019]对于某一通道的采样数据，分配一个ram。当写数据时，读数据禁止，写地址wraddr_base从0开始计到最大，然后回到0继续写数据。当读数据时，写数据禁止，读地址是当前写地址为基址wraddr_base加上取址存储模块输出的读地址偏址rdaddr_offset的加和。可以证明，以当前写地址为环行缓冲器的末尾，越往前的数据是越旧的。
[0020]为了节省资源，可以选择将双口ram的空间以地址线最高位取0或1分为两部分，分别存放两个通道的采样数据。
[0021]在所述取址存储模块中，采用如下方法进行整数延时参数的提取和存储，来实现
小数滤波：
[0022]现假设对于第i个阵元，第j个波束需要的模拟时延量为τ
ij
，采样率为f
s
。那么采样后的数字时延Nτ
ij
应为
[0023]Nτ
ij
＝τ
ij
f
s
[0024]四舍五入取其整数部分
[0025]P
ij
＝round(Nτ
ij
)
[0026]其中P
ij
即为整数时延部分。对于所有i以及j，P
ij
有一个小于0的最小值P
min
[0027][0028]为了不让在同一次采样里的所有波束下通道数据存储器的读地址覆盖当前写地址，须对整数延时做偏置处理
[0029]P
ij
＝P
ij
‑
P
min
[0030]此时得到的P
ij
都是正整数，将其存入对应存储器的对应位置。
[0031]在所述系数存储模块中，采用如下方法进行小数滤波fir系数存储和加权波束形成系数存储：
[0032]同取址存储模块中所述，Nτ
ij
是第i个阵元对于第j个波束应做的数字时延量，本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种水声信号的高精度连续延时型FPGA实时波束形成器，其特征在于，完全利用FPGA内部资源，具体实现包括如下功能模块：(1)波束控制模块，用于设置波束形成相关参数；(2)向量(矩阵)乘法器模块，用于设置定点乘法器、加法器的工作模式；(3)通道数据存储模块，作为环形缓冲器存储采样数据；(4)取址存储模块，配置波束形成时延表；(5)系数存储模块，配置波束形成向量表。2.根据权利要求1所述的声信号的高精度连续延时型FPGA实时波束形成器，其特征在于，所述波束控制模块中，采用如下设计来控制其他各模块的工作状态：通过有限状态机来控制当前时钟下计算的波束号、阵元号、延迟单元，各个存储器以及运算器工作使能、存储器的地址控制线、读写控制线；共设置如下5个状态：状态名：IDLE；功能：空闲态；跳转条件：一次采样，采样下所有通道的信号都存入通道数据存储器后跳转READY；状态名：READY；功能：准备态；跳转条件：一个时钟后跳转BEAM；状态名：BEAM；功能：波束计算态；跳转条件：需要的波束个数减一个时钟后跳转LAST_BEAM；状态名：LAST_BEAM；功能：波束完成态；跳转条件：一个时钟后跳转END；状态名：END；功能：结束态；跳转条件：一个时钟后跳转IDLE；当状态机处于BEAM态以及LAST_BEAM态时，波束号、延迟单元号循环自增，并且读存储器使能、运算器计算使能置1，同时将当前波束号、延迟单元号、读使能、计算使能等信号从波束控制模块传出给到向量(矩阵)乘法器模块、取址存储模块和系数存储模块。3.根据权利要求1所述的声信号的高精度连续延时型FPGA实时波束形成器，其特征在于，在所述向量(矩阵)乘法器模块中，采用如下设计来完成小数时延滤波和加权波束形成：使用M个乘法器以及M
‑
1个加法器，乘法器和加法器的连接形式为树状结构，叶子层为M个乘法器，每两个乘法器的输出端同时接一个加法器的输入端，每两个乘法器的输出端共同接一个加法器的输入端，最后一个加法器的输出端为树状结构根节点的输出，乘法器与加法器并行同时工作，协同完成向量内积运算；每个时钟可完成一次向量内积，多个时钟下分时计算，协同完成一次矩阵乘法。4.根据权利要求1所述的声信号的高精度连续延时型FPGA实时波束形成器，其特征在于，在所述通道数据存储模块中，采用如下方法缓冲采样数据，以满足时延要求：对于某一通道的采样数据，分配一个ram；当写数据时，读数据禁止，写地址wraddr_base从0开始计到最大，然后回到0继续写数据；当读数据时，写数据禁止，读地址是当前写地址为基址wraddr_base加上取址存储模块输出的读地址偏址rdad...
【专利技术属性】
技术研发人员：方衍，刘健建，方世良，
申请(专利权)人：南京世海声学科技有限公司，
类型：发明
国别省市：
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