用于神经网络的增强型乘法累加设备制造技术

用于执行乘法/累加运算的设备，其具有第一宽度，其使用具有第二宽度(例如，第一宽度的一半)的计算管线来处理第一和第二缓冲器中的值。一个定序器，其使用乘法/累加电路处理第一和第二缓冲区中部分值的组合(高

【技术实现步骤摘要】
用于神经网络的增强型乘法累加设备


[0001]本专利技术涉及用于执行大量数学运算的系统和方法。

技术介绍

[0002]提高执行速度的最常见方法之一是并行执行操作，例如采用多个处理器内核。通过配置具有许多(例如，成千上万个)处理管线的图形处理单元(GPU)，可以在更大的规模上利用此原理，其中每个处理管线可以被配置为执行一个数学功能。以这种方式，可以并行处理大量数据。尽管GPU最初用于图形处理应用程序，但GPU也经常用于其他应用，尤其是人工智能。
[0003]改进GPU管线或包括许多处理单元的任何处理设备的功能将是对本领域的一种改进。
附图说明
[0004]图1为可实现本专利技术实施例的方法的一个计算机系统的示意性框图。
[0005]图2为本专利技术实施例的一个乘法/累加电路的示意框图。
[0006]图3是为本专利技术实施例的一个用于对双宽度输入参数执行乘法/累加运算的方法流程图。
[0007]图4是为本专利技术实施例的另一个用于对双宽度输入参数执行乘法/累加运算的方法流程图。r/>[0008]图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，包括：第一输入缓冲器，被配置为存储具有第一宽度的第一值；第二输入缓冲器，被配置为存储具有第一宽度的第二值；乘法/累加电路，被配置为对具有第二宽度的输入参数执行乘法/累加操作，该第二宽度是第一宽度的一半；组累加器，被配置为累加输出乘法/累加电路；定序器，其中，对于第一输入缓冲器和第二输入缓冲器可能的部分位置的多个组合中的每个组合，该定序器用于：将对应的第一值和第二值的部分输入到乘法器累加电路；以及调用组累加器将乘/累加电路的输出添加到一个组累加缓冲器的内容中。2.根据权利要求1所述的设备，其中，所述第一输入缓冲器和所述第二输入缓冲器的所述部分位置包括：一个高部和一个低部，其中，高部具有比低部高的幅度，高部和低部不重叠，并且高部的位数和低部的位数之和等于第一宽度中的位数。3.根据权利要求2所述的设备，其中第一输入缓冲器和第二输入缓冲器可能的部分位置的多个组合包括:第一输入缓冲器中的第一值的高部和第二输入缓冲器中的第二值的高部；第一输入缓冲器中的第一值的低部和第二输入缓冲器中的第二值的高部；第一输入缓冲器中的第一值的低部和第二输入缓冲器中的第二值的低部；第一个输入缓冲区中的第一值的高部和第二个输入缓冲区中的第二个值的低部。4.根据权利要求3所述的设备，其中，所述第二宽度是所述第一宽度的一半。5.根据权利要求4所述的设备，其中，所述第一宽度为16位，并且所述第一宽度为8位。6.根据权利要求5所述的设备，其中，所述组累加缓冲器具有48位的宽度。7.根据权利要求4所述的设备，其中，所述组累加器还被配置为：当第一输入缓冲器和第二输入缓冲器的部分位置的每个组合包括第一输入缓冲器的高部和第二输入缓冲器的高部时，将乘法/累加电路的输出移位第一宽度以获得移位后的输出，并将移位后的输出添加到组累加器缓冲器的内容中；当第一输入缓冲区和第二输入缓冲区的部分位置的每个组合仅包括第一输入缓冲区和第二输入缓冲区中的一个的高部时，将乘法/累加电路的输出移位第二宽度以获得移位后的输出，并将移位后的输出添加到组累加器缓冲区的内容中。8.根据权利要求1所述的设备，其进一步包含一个控制器，所述控制器经编程以使用所述第一输入缓冲器，乘法/累加电路，定序器及组累加器来实施卷积神经网络。9.根据权利要求1所述的设备，其进一步包含图形处理单元，所述图形处理单元包含所述第一输入缓冲器，乘...

【专利技术属性】
技术研发人员：罗文杰，孟跃，张晋，
申请(专利权)人：芯原控股有限公司，
类型：发明
国别省市：