基于多FPGA互联的DUT时钟信号恢复方法及系统技术方案

本发明专利技术提供基于多FPGA互联的DUT时钟信号恢复方法及系统。所述方法包括：用PLL反馈模式锁定互联的每个FPGA内部CLK_IN和CLK_OUT的相位；将时钟源经过clk_buffer分成多路，经过相同走线长度输入到每个FPGA的专用时钟引脚以作为所述PLL的输入，并输出DUT时钟信号；判断各FPGA输出的DUT时钟信号是否同相位，在输出的DUT时钟信号为不同相位的情况下，重置各个FPGA的PLL直至各FPGA输出的DUT时钟信号同相位。本发明专利技术对大型同步逻辑RTL的分割点无特殊要求，尤其适合大型同步逻辑在多个FPGA上的真实功能和性能验证；可以保证原有设计RTL的数据吞吐效率，不增加任何额外时钟级延时，且FPGA具有相当快的运行速度；配合SelectIO使用，可以进行大量信号跨FPGA互传，并且实现后FPGA工程时序易收敛。FPGA工程时序易收敛。FPGA工程时序易收敛。

【技术实现步骤摘要】
基于多FPGA互联的DUT时钟信号恢复方法及系统


[0001]本专利技术涉及电子
，特别是涉及基于多FPGA互联的DUT时钟信号恢复方法和系统。

技术介绍

[0002]在用FPGA验证SOC样机阶段，logic IP规模非常庞大，特别是图像和视频相关的IP，一个FPGA资源无法实现，需要多个FPGA才能实现。
[0003]基于FPGA的emulator系统，同样需要把整个DUT分割到多个FPGA上运行。大型同步RTL内部经常是一个DUT_CLK紧密逻辑设计，为了保证RTL验证的一致性，多个FPGA上的逻辑必须跑在一个同频的时钟，不能插入任何DUT_CLK级的延时。
[0004]现有技术中，一般的多个FPGA之间跑在异步模式，RTL分割点一般选择具有ready/valid或者req/ack边界处。这样处理是通过增加分割边界block之间的额外cycle latency来实现的，无法保证原有IP设计的数据吞吐效率，对RTL的分割点也有特殊要求，无法适合大型同步逻辑IP，特别是信号路径是一个cycle的紧耦合这种类型逻辑的分割实现和验证。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供基于多FPGA互联的DUT时钟信号恢复方法及系统，解决大型同步RTL分割到多个FPGA上，恢复出相同DUT_CLK的技术问题,并且例举了基于xilinx FPGA selectIO进行互联的多FPGA验证系统中的实现。
[0006]为实现上述目的及其它相关目的，本专利技术的第一方面提供一种基于多FPGA互联的DUT时钟信号恢复方法，包括：用PLL反馈模式锁定互联的每个FPGA内部CLK_IN和CLK_OUT的相位；将时钟源经过clk_buffer分成多路，经过相同走线长度输入到每个FPGA的专用时钟引脚以作为所述PLL的输入，并输出DUT时钟信号；判断各FPGA输出的DUT时钟信号是否同相位，在输出的DUT时钟信号为不同相位的情况下，重置各个FPGA的PLL直至各FPGA输出的DUT时钟信号同相位。
[0007]于本专利技术的第一方面的一些实施例中，所述判断各FPGA输出的时钟信号是否同相位的方式包括：将互联的多个FPGA中的每个FPGA均与其余的FPGA进行两两组合，每组包括第一FPGA和第二FPGA；将第一FPGA输出的DUT时钟信号输入第二FPGA中，并与第二FPGA输出的DUT时钟信号进行异或运算，并对运算结果进行采样；若采样结果为高电平，则判断第一FPGA输出的DUT时钟信号和第二FPGA输出的DUT时钟信号不同相位；若采样结果为低电平，则判断第一FPGA输出的DUT时钟信号和第二FPGA输出的DUT时钟信号同相位。
[0008]为实现上述目的及其它相关目的，本专利技术的第二方面提供一种多FPGA互联的系统，所述系统执行所述基于多FPGA互联的DUT时钟信号恢复方法。
[0009]如上所述，本专利技术涉及的基于多FPGA互联的DUT时钟信号恢复方法及系统，具有以下有益效果：大型同步RTL分割后在各互联的FPGA基于同频同相的DUT时钟信号运行，对大型同步逻辑RTL的分割点无特殊要求，尤其适合大型同步逻辑在多个FPGA真实功能和性能
验证，特别是信号链路(data path)紧耦合这种类型逻辑的分割实现和验证；可以保证原有设计RTL的数据吞吐效率，不增加任何额外时钟级延时(cycle latency)，且FPGA具有相当快的运行速度；配合SelectIO使用，可以进行大量信号跨FPGA互传，并且实现后FPGA工程时序(timing)易收敛。
附图说明
[0010]图1显示为本专利技术一实施例的基于多FPGA互联的DUT时钟信号恢复方法流程示意图。
[0011]图2显示为本专利技术一实施例中板级时钟源设计示意图。
[0012]图3显示为本专利技术一实施例中每个FPGA内PLL设置示意图。
[0013]图4显示为本专利技术一实施例中多FPGA互联系统时钟结构示意图。
[0014]图5显示为本专利技术一实施例中多个互联FPGA内产生的5MHz同相位DUT_CLK示意图。
[0015]图6显示为本专利技术一实施例中互联FPGA内产生的5MHz不同相位DUT_CLK示意图。
[0016]图7显示为本专利技术一实施例中互联FPGA内5MHz不同相位DUT_CLK监测处理示意图。
[0017]图8显示为本专利技术一实施例中FPGA内部PLL和多个SelectIO时钟互联示意图。
[0018]图9显示为本专利技术一实施例中两个互联FPGA的信号收发送通道示意图。
[0019]图10显示为本专利技术一实施例中一种多FPGA互联的系统结构示意图。
具体实施方式
[0020]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其它优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0021]需要说明的是，在下述描述中，参考附图，附图描述了本专利技术的若干实施例。应当理解，还可使用其它实施例，并且可以在不背离本专利技术的精神和范围的情况下进行机械组成、结构、电气以及操作上的改变。下面的详细描述不应该被认为是限制性的，并且本专利技术的实施例的范围仅由公布的专利的权利要求书所限定。这里使用的术语仅是为了描述特定实施例，而并非旨在限制本专利技术。空间相关的术语，例如“上”、“下”、“左”、“右”、“下面”、“下方”、“下部”、“上方”、“上部”等，可在文中使用以便于说明图中所示的一个元件或特征与另一元件或特征的关系。
[0022]在本专利技术中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”、“固持”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本专利技术中的具体含义。
[0023]再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其它特征、操作、元件、组
件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A、B和C”。仅当元件、功能或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。
[0024]本专利技术的目的在于提供基于多FPGA互联的DUT时钟信号恢复本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于多FPGA互联的DUT时钟信号恢复方法，其特征在于，包括：用PLL反馈模式锁定互联的每个FPGA内部CLK_IN和CLK_OUT的相位；将时钟源经过clk_buffer分成多路，经过相同走线长度输入到每个FPGA的专用时钟引脚以作为所述PLL的输入，并输出DUT时钟信号；判断各FPGA输出的DUT时钟信号是否同相位，在输出的DUT时钟信号为不同相位的情况下，重置各个FPGA的PLL直至各FPGA输出的DUT时钟信号同相位。2.根据权利要求1所述的方法，其特征在于，所述判断各FPGA输出的时钟信号是否同相位的方式包括：将互联的多个FPG...

【专利技术属性】
技术研发人员：丁群，周缵，江吕锋，刘敢峰，
申请(专利权)人：芯原控股有限公司芯原微电子南京有限公司，
类型：发明
国别省市：