时延测量电路、方法、芯片及电子设备技术

本申请实施例提供一种时延测量电路、方法、芯片及电子设备，时延测量电路应用于芯片中，该时延测量电路包括：测量电路、副本电路和串扰电路；芯片中还包括时序电路，副本电路为时序电路对应的副本；测量电路和副本电路连接，副本电路还与串扰电路连接；副本电路用于模拟产生所述时序电路中的数据信号；串扰电路用于产生串扰信号，串扰信号用于对数据信号产生干扰；测量电路用于测量受串扰信号干扰的副本电路的路径时延，副本电路的路径时延用于预测芯片的时延或者频率。用于提高预测芯片的时延或者频率的准确性。延或者频率的准确性。延或者频率的准确性。

【技术实现步骤摘要】
时延测量电路、方法、芯片及电子设备


[0001]本申请实施例涉及芯片设计
，尤其涉及一种时延测量电路、方法、芯片及电子设备。

技术介绍

[0002]在芯片工作的过程中，为了使得芯片的工作频率在合适的频率范围内，通常测量芯片的时延，根据芯片的时延对芯片的工作电压进行调整，从而使得芯片的工作频率在合适的频率范围内。
[0003]在相关技术中，在芯片中设置关键路径监测器(Critical Path Monitor，CPM)，CPM用于得到芯片的时延。CPM具有图1所示的结构，如图1所示，CPM包括同步器、时延综合模块、两个边沿探测模块和数据分析模块等，其中，时延综合模块包括4输入与非门序列、3输入或非门序列、加法器路径、导线主导路径、传输门序列、第一选择器、第二选择器和第三选择器。
[0004]在上述现有技术中，CPM为通用检测器，能够设置在任意一个芯片中，与芯片中的时序电路无关，导致得到的芯片的时延的准确性较差。

技术实现思路

[0005]本申请实施例提供一种时延测量电路、方法、芯片及电子设备，用于提高预测芯片的时延或者频率的准确性。
[0006]第一方面，本申请实施例提供一种时延测量电路，应用于芯片中，时延测量电路包括：测量电路、副本电路和串扰电路；芯片中还包括时序电路，副本电路为时序电路对应的目标电路；
[0007]测量电路和副本电路连接，副本电路还与串扰电路连接；
[0008]副本电路用于模拟产生时序电路中的数据信号；
[0009]串扰电路用于产生串扰信号，串扰信号用于对数据信号产生干扰；
[0010]测量电路用于测量受串扰信号干扰的副本电路的路径时延，副本电路的路径时延用于预测所述芯片的时延或者频率。
[0011]在一种可能的设计中，副本电路包括第一元器件、第二元器件和第一连接线；所述第一连接线连接第一元器件和第二元器件，第一连接线为上受到串扰信号干扰所产生的干扰值大于或等于预设值的连接线；
[0012]串扰电路包括第三元器件、第四元器件和第二连接线；所述第二连接线连接所述第三元器件和所述第四元器件；
[0013]第三元器件与向第一元器件提供数据信号的元器件连接。
[0014]在一种可能的设计中，第一连接线与第二连接线平行设置在芯片中。
[0015]在一种可能的设计中，第一连接线和第二连接线在芯片中的走线形状为预设折线形状。
[0016]在一种可能的设计中，第三元器件为第一元器件的反向逻辑器件。
[0017]在一种可能的设计中，第一连接线对应的串扰电路的数量为N，N为大于或等于2的整数；
[0018]N个串扰电路中的第二连接线平行设置，第一连接线平行设置于N个串扰电路中的第二连接线之间。
[0019]在一种可能的设计中，第一连接线与N个串扰电路中的每个第二连接线之间的距离均小于或等于预设距离。
[0020]在一种可能的设计中，还包括：串扰控制电路；
[0021]串扰控制电路分别与串扰电路和副本电路连接；
[0022]串扰控制电路用于控制串扰电路与副本电路的导通或者断开。
[0023]在一种可能的设计中，测量电路包括：第一触发器、第二触发器和处理电路；其中，
[0024]第一触发器的输入端与处理电路输出端连接，第一触发器的输出端与所述副本电路的输入端连接，副本电路的输出端与第二触发器的输入端连接，第二触发器的输出端与处理电路的输入端连接。
[0025]第二方面，本申请实施例提供一种时延测量方法，应用于芯片中所述时延测量电路包括测量电路、副本电路和串扰电路，所述芯片还包括时序电路，该方法包括：
[0026]确定时序电路对应的副本电路；
[0027]分别控制所述副本电路产生数据信号、控制串扰电路产生串扰信号，所述串扰信号用于对所述数据信号产生干扰；
[0028]控制所述测量电路对受所述串扰信号干扰的副本电路的路径时延进行测量。
[0029]在一种可能的设计中，确定时序电路对应的目标电路，包括：
[0030]对所有时序电路进行静态时序分析，得到每个时序电路对应的静态时序分析STA报告，所述STA报告中至少包括每个时序电路的门级延时；
[0031]根据每个时序电路的门级延时，在所述所有时序电路中确定至少一个备选电路；
[0032]分别对每个备选电路进行时序分析，得到每个备选电路各自对应的管级时序分析结果；其中，所述管级时序分析结果至少包括每个备选电路的管级延时和每个备选电路的工作参数；
[0033]根据每个备选电路的管级延时和工作参数，确定每个备选电路的延迟敏感度；
[0034]根据每个备选电路的延迟敏感度，对所有备选电路进行分类，得到至少一类电路；
[0035]在至少一类电路中确定目标电路；
[0036]根据所述目标电路，确定所述时序电路对应副本电路。
[0037]在一种可能的设计中，管级时序分析结果还包括备选电路中每个元器件的标识和每个连接线的标识；根据目标电路，确定时序电路对应的副本电路，包括：
[0038]从所有备选电路对应的管级时序分析结果中，获取所述目标电路的管级时序分析结果；
[0039]根据所述目标电路的管级时序分析结果，确定所述目标电路包括的至少三个元器件的标识；以及
[0040]确定连接所述目标电路包括的至少三个元器件的至少两个连接线的标识；
[0041]根据至少三个元器件的标识和至少两个连接线的标识，确定时序电路对应的副本
电路。
[0042]第三方面，本申请实施例提供一种芯片，包括上述第一方面中任一项的时延测量电路。
[0043]第四方面，本申请实施例提供一种电子设备，电子设备包括上述第三方面中的芯片。
[0044]本申请实施例提供一种时延测量电路、方法、芯片及电子设备，时延测量电路应用于芯片，该时延测量电路包括测量电路、副本电路和串扰电路，芯片中还包括时序电路，测量电路和副本电路连接，副本电路还与串扰电路连接，副本电路为时序电路对应的副本，使得设计出的副本电路与时序电路具有强相关性；副本电路用于模拟产生时序电路中的数据信号，串扰电路用于产生串扰信号，串扰信号用于对数据信号产生干扰，实现构造出串扰电路对副本电路的干扰，提高副本电路与时序电路的相关性，使得副本电路能够真实的模拟产生时序电路中的数据信号，进而提高预测芯片的时延或者频率的准确性。
附图说明
[0045]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0046]图1为本申请实施例提供的CPM的一种结构示意图；
[0047]图2为本申请实施例提供的芯片的时延测量电路的结构示意图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时延测量电路，应用于芯片中，其特征在于，所述时延测量电路包括：测量电路、副本电路和串扰电路；所述芯片中还包括时序电路，所述副本电路为所述时序电路对应的副本；所述测量电路和所述副本电路连接，所述副本电路还与所述串扰电路连接；所述副本电路用于模拟产生所述时序电路中的数据信号；所述串扰电路用于产生串扰信号，所述串扰信号用于对所述数据信号产生干扰；所述测量电路用于测量受所述串扰信号干扰的所述副本电路的路径时延，所述副本电路的路径时延用于预测所述芯片的时延或者频率。2.根据权利要求1所述的时延测量电路，其特征在于，所述副本电路包括第一元器件、第二元器件和第一连接线；所述第一连接线连接第一元器件和第二元器件，所述第一连接线为受到所述串扰信号干扰所产生的干扰值大于或等于预设值的连接线；所述串扰电路包括第三元器件、第四元器件和第二连接线；所述第二连接线连接所述第三元器件和所述第四元器件；所述第三元器件与向所述第一元器件提供数据信号的元器件连接。3.根据权利要求2所述的时延测量电路，其特征在于，所述第一连接线与所述第二连接线平行设置在所述芯片中。4.根据权利要求3所述的时延测量电路，其特征在于，所述第一连接线和所述第二连接线在所述芯片中的走线形状为预设折线形状。5.根据权利要求2
‑
4中任一项所述的时延测量电路，其特征在于，所述第三元器件为所述第一元器件的反向逻辑器件。6.根据权利要求2
‑
4中任一项所述的时延测量电路，其特征在于，所述串扰电路的数量为N，所述N为大于或等于2的整数；所述N个串扰电路中的第二连接线平行设置，所述第一连接线平行设置于所述N个串扰电路中的第二连接线之间。7.根据权利要求6所述的时延测量电路，其特征在于，所述第一连接线与所述N个串扰电路中的每个第二连接线之间的距离均小于或等于预设距离。8.根据权利要求1
‑
4中任一项所述的时延测量电路，其特征在于，还包括：串扰控制电路；所述串扰控制电路分别与所述串扰电路和所述副本电路连接；所述串扰控制电路用于控制所述串扰电路与所述副本电路的导通或者断开。9.根据权利要求1
‑
4中任一项所述的时延测量电路，其特征在于，所述测量电路包括：第一触发器...

【专利技术属性】
技术研发人员：丁皓南，杨梁，
申请(专利权)人：龙芯中科技术股份有限公司，
类型：发明
国别省市：