半导体结构制造技术

本公开的一些实施例提出一种半导体结构。半导体结构包括一第一导电线，设置于一基底上。一介电衬层沿第一导电线的侧壁及上表面排列，且由一第一介电层所横向环绕。介电衬层及第一介电层为不同的材料。一导电介层连接窗(via)设置于第一导电线上方的一第二介电层内。导电介层连接窗具有一第一下表面位于第一介电层上及一第二下表面位于第一下表面下方及第一导电线上方。及第一导电线上方。及第一导电线上方。

【技术实现步骤摘要】
半导体结构


[0001]本专利技术实施例涉及一种半导体技术，尤其涉及半导体结构、集成芯片及半导体装置的形成方法。

技术介绍

[0002]随着半导体集成电路(IC)的尺寸及特征部件大小的微缩，增加了体电路(IC)的元件密度，且缩减了元件之间的间距。此间距的缩减受到了光刻技术的光绕射、光掩模对准、隔离及装置效能等因素的限制。随着任何两个相邻的导电特征部件之间的距离缩减，增加了制造的复杂性，也增加了制造错误的风险。集成电路的操作电压并未随着特征部件大小的缩减而同步降低，导致装置内部的电场增加。电容通常会增加，因而导致功耗及时间延迟的增加，而降低装置效能。

技术实现思路

[0003]在一些实施例中，提供一种半导体结构，包括：一第一导电线，设置于一基底上；一介电衬层，顺沿着第一导电线的多个侧壁及一上表面排置，并由一第一介电层所横向环绕，介电衬层及第一介电层为不同的材料；以及一导电介层连接窗，设置于第一导电线上的一第二介电层内，导电介层连接窗具有位于第一介电层上的一第一下表面及低于第一下表面且位于第一导电线上的一第二下表面。
[0004]在一些实施例中，提供一种集成芯片，包括：一第一内连接结构，位于一基底上；一介电衬层，覆盖第一内连接结构的多个侧壁及一上表面；一第一介电层，横向环绕第一内连接结构；以及一第二内连接结构，设置于第一介电层上的一第二介电层内，第一内连接垂直延伸穿过介电衬层至第二内连接结构。
[0005]在一些实施例中，提供一种半导体装置的形成方法，包括：形成一第一层间介电(ILD)层于一基底上；形成一导电层于第一层间介电(ILD)层上；图案化导电层，以定义出一导电线；选择性将沉积一介电衬层于导电线的多个侧壁及一上表面上；形成一第一介电层，以横向环绕介电衬层及导电线；形成一第二介电层于第一介电层上方；蚀刻第二介电及蚀刻介电衬层以定义出一介层开口；以及形成一导电介层连接窗于导电线上方的介层开口内。
附图说明
[0006]图1为一些实施例的剖面示意图，其示出一集成芯片，其具有自组装介电衬层位于导电线(设置于一层间介电(inter
‑
level dielectric,ILD)层上方)上，且具有一第二导电介层连接窗位于具有对位误差(registration error)的导电线上方。
[0007]图2A为一些实施例的剖面示意图，其示出一集成芯片，其具有多个自组装介电衬层位于多个导电线(设置于一层间介电(ILD)层上方)上，且具有多个第二导电介层连接窗位于具有对位误差的导电线上。
[0008]图2B及图2C为一些实施例的剖面示意图，其示出一集成芯片，具有多个自组装介电衬层位于多个导电线(设置于一层间介电(ILD)层上方)上，且具有多个第二导电介层连接窗位于具有对位误差的导电线上，其中一或多个导电线具有其他替代的一下表面。
[0009]图3
‑
图8、图9、图10A及图10B、图11A及图11B、图12A及图12B、图13A及图13B、图14A及图14B示出一些实施例的一集成芯片的形成方法剖面示意图，集成芯片具有一自组装介电衬层位于一导电线(设置于低k值介电层内)上且具有一导电介层连接窗电性耦接于具有及不具有对位误差的导电线。
[0010]图15示出一些实施例的一集成芯片的形成方法流程图，集成芯片具有多个自组装介电衬层位于多个导电线(设置于一第二层间介电(ILD)层内)上，且具有一或多个第二导电介层连接窗电性耦接于一或多个导电线。
[0011]附图标记如下：
[0012]100,200a,200b,200c:集成芯片
[0013]300,400,500,600,700,800,900,1000a,1000b,1100a 1100b,1200a,1200b,1300a,1300b,1400a,1400b:示意剖面
[0014]102:基底
[0015]104:第一层间介电(ILD)层
[0016]106:第二层间介电(ILD)层
[0017]108:第三层间介电(ILD)层
[0018]110:半导体装置
[0019]112,114:源极/漏极区
[0020]116:栅极介电层
[0021]118:栅极电极
[0022]120:第一导电介层连接窗
[0023]122:导电线
[0024]124:自组装介电衬层
[0025]126:第二导电介层连接窗
[0026]202,208:非零距离
[0027]204:蚀刻停止层
[0028]206a:第一下表面
[0029]206b:第二下表面
[0030]206c:第三下表面
[0031]210:扩散阻挡层
[0032]302,1002a:硬式掩模层
[0033]304:导电层
[0034]402:残留硬式掩模
[0035]1001:掩模层
[0036]1004a:光刻胶层
[0037]1006a,1006b,1102a,1102b:开口
[0038]1302a:导电材料
[0039]1500:方法
[0040]1502,1504,1506,1508,1510,1512,1514,1516:动作
具体实施方式
[0041]以下的公开内容提供许多不同的实施例或范例，以实施本专利技术的不同特征部件。而以下的公开内容为叙述各个部件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以所定义本专利技术。举例来说，若为以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件为直接接触的实施例，亦包含了还可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开于各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自列指定所探讨的各个不同实施例及/或配置之间的关系。
[0042]再者，于空间上的相关用语，例如“下方”、“之下”、“下”、“之上”、“上方”等等于此处用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，也涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其它方位)且此处所使用的空间上的相关符号同样有相应的解释。
[0043]集成电路可包括设置于半导体基底之上及/或之内的若干个半导体装置(例如，晶体管、存储器装置等)。一内连接结构可以设置于半导体基底上。内连接结构可以包括设置于一层间介电(ILD)结构内的导电特征部件(例如，导电线及导电介层连接窗)。在一些制造工艺期间，包括金属反应离子蚀刻(reactive
‑
ion etching,RIE)，设置于一内连接结构内本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：一第一导电线，设置于一基底上；一介电衬层，顺沿着该第一导电线的多个侧壁及一上表面排置，并由一第一介电层所横向环绕，其中该介电衬层及该第一介电层为不同的材料；...

【专利技术属性】
技术研发人员：廖韦豪，田希文，吕志伟，戴羽腾，姚欣洁，李忠儒，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：