空气间隙隔离结构的制造方法技术

本发明专利技术公开了一种空气间隙隔离结构的制造方法，包括：步骤一、形成第一图形结构。步骤二、采用以非成膜气体形成的第一等离子体并施加偏压进行预处理，以在各第一图形结构的顶部形成电子聚集区以及在各第一沟槽的底部形成正离子聚集区。步骤三、采用CVD工艺沉积第一介质膜，利用电子聚集区的吸引作用以及正离子聚集区的排斥作用使CVD工艺过程中的带正电的反应物富集在第一图形结构的顶角处，使第一介质膜在第一沟槽的顶部开口处产生夹断并在夹断位置的底部形成空气间隙隔离结构。步骤四、对第一介质膜的表面进行平坦化。本发明专利技术能在不增加干法刻蚀沟槽的难度的条件下实现在填充介质膜过程中对沟槽进行迅速夹断并从而增加空气间隙隔离结构的体积。气间隙隔离结构的体积。气间隙隔离结构的体积。

【技术实现步骤摘要】
空气间隙隔离结构的制造方法


[0001]本专利技术涉及一种半导体集成电路的制造方法，特别是涉及一种空气间隙(air
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gap)隔离结构的制造方法。

技术介绍

[0002]为了实现20纳米以下技术节点NAND闪存(flash)的耐用性和数据保持性，在浮栅间采用空气间隙进行隔离是一种十分有效的方法。该方法是在浮栅间封入一段空气泡以取代原本的固态电介质材料。由于空气的介电常数为1，是所有电介质材料中对电子阻隔作用最好的，因此采用air
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gap工艺后浮栅间相互干扰问题得到有效解决，NAND闪存技术微缩化的物理极限被突破，存储密度得以进一步增加。
[0003]现有方法中，air
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gap工艺通常是以台阶覆盖性差而横向生长速度快的化学气相沉积(CVD)工艺，将栅极结构间空隙迅速密封，从而使空气保留其中，其最关键的技术指标即空气间隙的形貌，要求相邻浮栅间的空气间隙尽可能大，其中以浮栅间完全为空气所填充为最佳，尤其是空气间隙顶部闭合位置必须高于栅极顶部金属硅化物，以防止导电性较好的金属硅化物间绕开空气层而发生漏电。由于一般CVD工艺的台阶覆盖性极大地依赖于沟槽形貌，以上指标对干法刻蚀工艺提出了极高要求，即需要刻蚀出一系列密集排布，深宽比在10以上的沟槽，并要保证沟槽侧壁光洁且垂直衬底。然而实际情况是如此高深宽比的沟槽经刻蚀工艺后侧壁往往会呈一定倾角，从而使CVD工艺无法迅速夹断密封沟槽，导致沟槽底部被电介质材料部分填满，空气间隙横截面积相应减小，隔离效果相应降低；而沟槽上部夹断位置低于栅极顶部金属硅化物，给栅间串扰埋下了隐患。因此对于air
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gap工艺，如何找到一种能不进一步增加干法刻蚀沟槽难度，同时又能满足CVD对栅极结构间空隙迅速夹断要求的方法，成为air
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gap制造工艺的关键所在。
[0004]如图1A至图1B所示，是现有空气间隙隔离结构的制造方法各步骤中的器件结构示意图；现有空气间隙隔离结构的制造方法包括如下步骤：
[0005]步骤一、如图1A所示，在半导体衬底101的正面之上形成第一图形结构102，各所述第一图形结构102之间具有第一沟槽103。
[0006]当空气间隙隔离结构106作为栅极结构之间的隔离结构时，所述第一图形结构102为栅极结构。
[0007]通常，所述第一图形结构102为NAND闪存的栅极结构。随着工艺技术节点的缩小，所述栅极结构之间的所述第一沟槽103的深宽比会增加如为10以上，这对所述第一沟槽103的刻蚀工艺提出了极高要求，所述第一沟槽103往往会呈一定倾角。也即，图1A中，虚线103b表示所述第一沟槽103的侧面103a完全垂直时的位置，实际上，所述第一沟槽103的侧面103a会偏离虚线103b对应的位置，使得所述第一沟槽103呈顶部开口宽度大于底部开口宽度的结构。
[0008]步骤二、如图1B所示，采用CVD工艺沉积第一介质膜105。所述第一介质膜105顶部夹断后在所述第一沟槽103内部形成空气间隙隔离结构106。
[0009]回到图1A所示，在CVD工艺中，由于所述第一沟槽103呈顶部开口宽度大于底部开口宽度的侧面103a倾斜的结构，故反应物容易沿箭头线104对应的路径到达所述第一沟槽103的底部，如图1B所示，最后使得在所述第一沟槽103的底部也会沉积所述第一介质膜105，位于所述第一沟槽103底部的所述第一介质膜105的厚度为d101。
[0010]所述第一沟槽103底部的厚度d101为所述第一介质膜105会使得空气间隙隔离结构106横截面积缩小，体积会减小，隔离效果会降低。如图1B中采用箭头线107表示相邻栅极结构之间的电子干扰。

技术实现思路

[0011]本专利技术所要解决的技术问题是提供一种空气间隙隔离结构的制造方法，能在不增加干法刻蚀沟槽的难度的条件下实现在填充介质膜过程中对沟槽进行迅速夹断，从而能增加空气间隙隔离结构的体积，增加空气间隙隔离结构两侧的图形结构的隔离并降低干扰，提高器件的性能。
[0012]为解决上述技术问题，本专利技术提供的空气间隙隔离结构的制造方法包括如下步骤：
[0013]步骤一、在半导体衬底的正面之上形成第一图形结构，各所述第一图形结构之间具有第一沟槽。
[0014]步骤二、采用以非成膜气体形成的第一等离子体并对所述第一等离子体施加垂直于所述半导体衬底的正面的偏压进行预处理，所述预处理在各所述第一图形结构的顶部形成电子聚集区以及在各所述第一沟槽的底部形成正离子聚集区，所述电子聚集区将所述第一图形结构的顶部表面和顶角包覆。
[0015]步骤三、采用CVD工艺沉积第一介质膜，利用所述电子聚集区的吸引作用以及所述正离子聚集区的排斥作用，使所述CVD工艺过程中的带正电的反应物富集在所述第一图形结构的顶角处，使得所述第一介质膜在所述第一沟槽的顶角处的生长速率增加以及在所述第一沟槽的底部的生长速率降低，使所述第一介质膜在所述第一沟槽的顶部开口处产生夹断并在夹断位置的底部形成空气间隙隔离结构。
[0016]步骤四、采用化学机械研磨工艺对所述第一介质膜的表面进行平坦化。
[0017]进一步的改进是，所述第一沟槽的侧面倾斜且顶部开口宽度大于底部开口宽度。
[0018]进一步的改进是，所述半导体衬底包括硅衬底。
[0019]进一步的改进是，所述第一图形结构为栅极结构。
[0020]进一步的改进是，所述第一图形结构为NAND闪存的栅极结构。
[0021]进一步的改进是，所述栅极结构包括浮栅介质层、多晶硅浮栅、栅极间介质层和多晶硅控制栅的叠加结构。
[0022]进一步的改进是，在所述多晶硅控制栅的顶部表面上还形成有金属硅化物。
[0023]进一步的改进是，步骤二中，所述非成膜气体为氮气、氢气或氩气。
[0024]进一步的改进是，步骤三中，通过增加所述第一介质膜的横向生长速率来降低所述第一介质膜的表面覆盖性，所述表面覆盖性越差，所述夹断位置越高。
[0025]进一步的改进是，所述第一介质膜的材料包括二氧化硅或氮化硅。
[0026]进一步的改进是，在所述夹断位置之上的所述第一介质膜的厚度为10μm～20μm。
[0027]进一步的改进是，步骤一中，在所述多晶硅浮栅和所述多晶硅控制栅的侧面还形成有氧化硅侧墙。
[0028]进一步的改进是，所述氧化硅侧墙通过对所述多晶硅浮栅和所述多晶硅控制栅进行热氧化形成。
[0029]进一步的改进是，步骤二和步骤三都位于CVD工艺腔中进行，所述偏压为负电压且加在所述半导体衬底的底部。
[0030]进一步的改进是，所述CVD工艺采用PECVD工艺。
[0031]本专利技术第一图形结构和第一图形结构之间的第一沟槽形成之后，采用以非成膜气体形成的第一等离子体加偏压进行预处理，利用第一沟槽对偏压作用下的第一等离子体具有电子屏蔽效应，使电子累积在第一图形结构的顶部并形成电子聚集区以及本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种空气间隙隔离结构的制造方法，其特征在于，包括如下步骤：步骤一、在半导体衬底的正面之上形成第一图形结构，各所述第一图形结构之间具有第一沟槽；步骤二、采用以非成膜气体形成的第一等离子体并对所述第一等离子体施加垂直于所述半导体衬底的正面的偏压进行预处理，所述预处理在各所述第一图形结构的顶部形成电子聚集区以及在各所述第一沟槽的底部形成正离子聚集区，所述电子聚集区将所述第一图形结构的顶部表面和顶角包覆；步骤三、采用CVD工艺沉积第一介质膜，利用所述电子聚集区的吸引作用以及所述正离子聚集区的排斥作用，使所述CVD工艺过程中的带正电的反应物富集在所述第一图形结构的顶角处，使得所述第一介质膜在所述第一沟槽的顶角处的生长速率增加以及在所述第一沟槽的底部的生长速率降低，使所述第一介质膜在所述第一沟槽的顶部开口处产生夹断并在夹断位置的底部形成空气间隙隔离结构；步骤四、采用化学机械研磨工艺对所述第一介质膜的表面进行平坦化。2.如权利要求1所述的空气间隙隔离结构的制造方法，其特征在于：所述第一沟槽的侧面倾斜且顶部开口宽度大于底部开口宽度。3.如权利要求1所述的空气间隙隔离结构的制造方法，其特征在于：所述半导体衬底包括硅衬底。4.如权利要求3所述的空气间隙隔离结构的制造方法，其特征在于：所述第一图形结构为栅极结构。5.如权利要求4所述的空气间隙隔离结构的制造方法，其特征在于：所述第一图形结构为NAND闪存的栅极结构。6.如权利要求5所述的空气间隙隔离结构的制造方法，...

【专利技术属性】
技术研发人员：单铎，陆神洲，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：