半导体存储器件及其制作方法技术

本发明专利技术公开一种半导体存储器件及其制作方法，其中该半导体存储器件包含一衬底；一第一介电层，位于衬底上；一底部电极，位于第一介电层上；一第二介电层，位于第一介电层上；一顶部电极，位于第二介电层中，顶部电极包含一下部和一锥形上部，且下部位于底部电极的周围；一第三介电层，位于底部电极上方并位于顶部电极的锥形上部的周围；一电阻切换层，位于底部电极的一侧壁和顶部电极的下部的一侧壁之间，和第三介电层和顶部电极的锥形上部的一侧壁之间；以及一气隙，位于第三介电层中。位于第三介电层中。位于第三介电层中。

【技术实现步骤摘要】
半导体存储器件及其制作方法


[0001]本专利技术涉及半导体
，特别是涉及一种电阻随机存取存储器件(RRAM)及其制作方法。

技术介绍

[0002]电阻随机存取存储器件(RRAM)是可设定在低电阻或高电阻状态的可重编程装置的通用名称。RRAM通常由设置在两个电极之间的介电层组成。某些类型的RRAM通过在介电质的局限区域中形成不同的细丝来导通。其它类型的RRAM可以通过在整个介电区域改变其特性来进行传导。
[0003]RRAM通过使用介于两个电极之间的介电层的可变电阻特性来存储信息。这种作为电阻层的介电层通常是绝缘的，但是可以通过在施加足够高的电压之后形成的细丝或导电路径(即，通过形成过程)使其导电。传导路径的形成可能来自不同的机制，包括缺陷、金属迁移等。细丝一旦形成，仍可通过施加适当电压将其重置(即断裂，导致高电阻)或设定(即重新形成，导致低电阻)。
[0004]高密度的RRAM结构通常是在后段金属化工艺(BEOL)中形成，这导致了较高的寄生电容(parasitic capacitance)和RC延迟(RC delay)。因此，目前该
仍需要一种改良的RRAM结构，能够改善寄生电容问题。

技术实现思路

[0005]本专利技术的主要目的在于提供一种半导体存储器件及其制作方法，以解决上述现有技术的不足和缺点。
[0006]本专利技术一方面提供一种半导体存储器件，包含一衬底；一第一介电层，位于所述衬底上；一底部电极，位于所述第一介电层上；一第二介电层，位于所述第一介电层上；一顶部电极，位于所述第二介电层中，所述顶部电极包含一下部和一锥形上部，且所述下部位于所述底部电极的周围；一第三介电层，位于所述底部电极上方并位于所述顶部电极的所述锥形上部的周围；一电阻切换层，位于所述底部电极的一侧壁和所述顶部电极的所述下部的一侧壁之间，和所述第三介电层和所述顶部电极的所述锥形上部的一侧壁之间；以及一气隙，位于所述第三介电层中。
[0007]根据本专利技术实施例，所述半导体存储器件另包含一介电阻挡层，位于所述第二介电层和所述第一介电层之间。
[0008]根据本专利技术实施例，所述顶部电极设置在所述介电阻挡层上。
[0009]根据本专利技术实施例，所述电阻切换层包含NiO
x
、Ta
y
O
x
、TiO
x
、HfO
x
、WO
x
、ZrO
x
、Al
y
O
x
、SrTiO
x
、Nb
y
O
x
或Y
y
O
x
，其中，x>0，y>0。
[0010]根据本专利技术实施例，所述顶部电极包含TiN、TaN或Pt。
[0011]根据本专利技术实施例，所述第二介电层的顶面与所述顶部电极的顶面齐平。
[0012]根据本专利技术实施例，所述半导体存储器件另包含一金属层，设置在所述第三介电
层中并电连接到所述顶部电极。
[0013]根据本专利技术实施例，所述第三介电层的顶面与所述顶部电极的顶面和所述第二介电层的顶面齐平。
[0014]根据本专利技术实施例，所述半导体存储器件另包含一上盖层，覆盖所述第二介电层、所述顶部电极和所述第三介电层；一第四介电层，位于所述上盖层上；以及一导电通孔，设置在所述第四介电层中并电连接到所述顶部电极。
[0015]根据本专利技术实施例，所述顶部电极的所述锥形上部的厚度大于所述顶部电极的所述下部的厚度。
[0016]本专利技术另一方面披露一种形成半导体存储器件的方法，其特征在于，包含：提供一衬底；在所述衬底上形成一第一介电层；在所述第一介电层上沉积一第一导电层；在所述第一导电层上沉积一硬掩模层；通过在所述硬掩模层和所述第一导电层中形成一第一开口将所述第一导电层图案化为一底部电极；在所述第一开口中以及在所述硬掩模层和所述第一介电层上沉积一第二介电层；抛光所述第二介电层以显露出所述硬掩模层的顶面；通过蚀刻所述第二介电层来图案化所述第二介电层，从而在所述第二介电层中形成一第二开口，其中所述第二开口包含一下部和一锥形上部；在所述第二开口中沉积一电阻切换层；在所述电阻切换层上和所述第二开口中沉积一第二导电层；以及抛光所述第二导电层和所述电阻切换层，直到显露出所述硬掩模层的顶面，从而在所述第二开口中形成一顶部电极，其中所述顶部电极包含位于所述底电极周围的一下部和一锥形上部。
[0017]根据本专利技术实施例，所述方法另包含：在抛光所述第二导电层和所述电阻切换层之后，去除所述硬掩模层，从而在所述底部电极上形成一第三开口；以及将一第三介电层沉积到所述第三开口中，从而在所述底部电极上和所述顶部电极的所述锥形上部周围的所述第三介电层中形成一气隙。
[0018]根据本专利技术实施例，所述第三介电层覆盖所述顶部电极和所述第二介电层。
[0019]根据本专利技术实施例，所述方法另包含：在所述第三介电层中形成一金属层，其中所述金属层电连接到所述顶部电极。
[0020]根据本专利技术实施例，所述方法另包含：抛光所述第三介电层，直到所述第三介电层的顶面与所述顶部电极的顶面和所述第二介电层的顶面齐平。
[0021]根据本专利技术实施例，所述方法另包含：形成一上盖层，覆盖所述第二介电层、所述顶部电极和所述第三介电层；在所述上盖层上形成一第四介电层；以及在所述第四介电层中形成一导电通孔，其中所述导电通孔电连接到所述顶部电极。
[0022]根据本专利技术实施例，所述电阻切换层设置在所述底部电极的侧壁和所述顶部电极的所述下部的侧壁之间，以及设置在所述第三介电层与所述顶部电极的所述锥形上部的侧壁之间。
[0023]根据本专利技术实施例，所述方法另包含：在所述第二介电层和所述第一介电层之间形成一介电阻挡层。
[0024]根据本专利技术实施例，所述顶部电极设置在所述介电阻挡层上。
[0025]根据本专利技术实施例，所述电阻切换层包含NiO
x
、Ta
y
O
x
、TiO
x
、HfO
x
、WO
x
、ZrO
x
、Al
y
O
x
、SrTiO
x
、Nb
y
O
x
或Y
y
O
x
，其中，x>0，y>0。
附图说明
[0026]图1为本专利技术一实施例所绘示的部分半导体存储器件的上视图；
[0027]图2为图1中沿着切线I
‑
I
’
所示的剖视图；
[0028]图3为本专利技术另一实施例所绘示的部分半导体存储器件的剖视图；
[0029]图4至图19为本专利技术实施例所绘示的一种形成半导体存储器件的方法的示意本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，其特征在于，包含：衬底；第一介电层，位于所述衬底上；底部电极，位于所述第一介电层上；第二介电层，位于所述第一介电层上；顶部电极，位于所述第二介电层中，所述顶部电极包含下部和锥形上部，且所述下部位于所述底部电极的周围；第三介电层，位于所述底部电极上方并位于所述顶部电极的所述锥形上部的周围；电阻切换层，位于所述底部电极的侧壁和所述顶部电极的所述下部的侧壁之间，和所述第三介电层和所述顶部电极的所述锥形上部的侧壁之间；以及气隙，位于所述第三介电层中。2.根据权利要求1所述的半导体存储器件，其特征在于，另包含：介电阻挡层，位于所述第二介电层和所述第一介电层之间。3.根据权利要求2所述的半导体存储器件，其特征在于，所述顶部电极设置在所述介电阻挡层上。4.根据权利要求1所述的半导体存储器件，其特征在于，所述电阻切换层包含NiO
x
、Ta
y
O
x
、TiO
x
、HfO
x
、WO
x
、ZrO
x
、Al
y
O
x
、SrTiO
x
、Nb
y
O
x
或Y
y
O
x
，其中，x>0，y>0。5.根据权利要求1所述的半导体存储器件，其特征在于，所述顶部电极包含TiN、TaN或Pt。6.根据权利要求1所述的半导体存储器件，其特征在于，所述第二介电层的顶面与所述顶部电极的顶面齐平。7.根据权利要求1所述的半导体存储器件，其特征在于，另包含：金属层，设置在所述第三介电层中并电连接到所述顶部电极。8.根据权利要求1所述的半导体存储器件，其特征在于，所述第三介电层的顶面与所述顶部电极的顶面和所述第二介电层的顶面齐平。9.根据权利要求8所述的半导体存储器件，其特征在于，另包含：上盖层，覆盖所述第二介电层、所述顶部电极和所述第三介电层；第四介电层，位于所述上盖层上；以及导电通孔，设置在所述第四介电层中并电连接到所述顶部电极。10.根据权利要求1所述的半导体存储器件，其特征在于，所述顶部电极的所述锥形上部的厚度大于所述顶部电极的所述下部的厚度。11.一种形成半导体存储器件的方法，其特征在于，包含：提供衬底；在所述衬底上形成第一介电层；在所述第一介电层上沉积第一导电层；在所述第一导电层上沉积硬掩模层；通过在所述硬掩模层和所述第一导电层中形成第一开口将所述第一导电层图案化为底部电极；在所述第一开口中以及在所述...

【专利技术属性】
技术研发人员：许加庆，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：