带隙型基准电压产生电路制造技术

根据本实施方式，带隙型基准电压产生电路具备：第1节点，连接于输出端；第2及第3节点，连接于电流源；第4节点；第1及第2BJ晶体管，基极被连接于所述第1节点；第3BJ晶体管，发射极

【技术实现步骤摘要】
带隙型基准电压产生电路
[0001]相关申请
[0002]本申请享受2021年3月12日提出的日本专利申请2021－40181号的优先权的利益，在本申请中援用该日本专利申请的全部内容。


[0003]本实施方式一般而言涉及带隙型基准电压产生电路。

技术介绍

[0004]以往，已知有利用带隙电压(是半导体的固有电压，在硅的情况为约1.2V)的带隙型基准电压产生电路。使用图6对以往的带隙型基准电压产生电路进行说明。
[0005]图6所示的带隙型基准电压产生电路具有构成Brokaw单元的NPN型双极结型晶体管50及60、以及电阻R3及R4。以下，有将双极结型晶体管记为BJT的情况。NPN型BJT50的发射极连接于电阻R3、R4的连接点N01。
[0006]在NPN型BJT50的集电极上连接恒流源30。恒流源30供给电流I1。在NPN型BJT60的集电极上连接恒流源40。恒流源40供给电流I2。电流I1和电流I2被设定为相同值。电阻R4是对基准电压V
REF
的温度系数进行调整的电阻，通过与电阻R3的电阻值之比的设定，来调整基准电压V
REF
的温度系数。
[0007]NPN型BJT50和NPN型BJT60的发射极面积比被设定为1比N。N为大于1的任意的正数。电阻RB1表示NPN型BJT50的基极电阻。电阻RB2表示NPN型BJT60的基极电阻。根据NPN型BJT50及60的发射极面积之比N，电阻RB1和电阻RB2的电阻值之比成为1比(1/N)。即，如果设NPN型BJT50的基极电阻为RB，则NPN型BJT60的基极电阻为RB/N。在电阻R3的两端产生NPN型BJT50及60的基极
‑
发射极间电压的差电压ΔV
BE
。差电压ΔV
BE
使用玻耳兹曼系数k、绝对温度T、电子的电荷q、NPN型BJT50及60的发射极面积之比N，通过(kT/q)
·
lnN而被表示。
[0008]如果将电流I1及I2设定为相同值、即将NPN型BJT50及60的集电极电流设定为相同值I
C
，则NPN型BJT50的基极
‑
发射极间电压V
BE1real
和NPN型BJT60的基极
‑
发射极间电压V
BE2real
由式(1)、式(2)表示。
[0009]V
BE1real
＝V
BE1ideal
+I
C
·
RB/β
…
(1)
[0010]V
BE2real
＝V
BE2ideal
+I
C
·
RB/(N
·
β)
…
(2)
[0011]在此，假设β表示NPN型BJT50及60的电流增益，双方的NPN型BJT50及60的电流增益相同。V
BElideal
是使电流增益为无限大时的NPN型BJT50的基极
‑
发射极间电压，同样，V
BE2ideal
是使电流增益为无限大时的NPN型BJT60的基极
‑
发射极间电压。另外，使电流增益为无限大时的基极
‑
发射极间电压使用玻耳兹曼系数k、绝对温度T、电子的电荷q、集电极电流I
C
、饱和电流I
S
，通过(kT/q)
·
ln(I
C
/I
S
)而被表示。
[0012]电阻R4上产生的压降V
R4real
由在NPN型BJT50及60中流过的集电极电流和发射极电流之和的电流产生，因此由式(3)表示。
[0013][0014]在此，R4表示电阻R4的电阻值。
[0015]NPN型BJT50和NPN型BJT60的基极被共同连接而成的节点N00的基准电压V
REF
由式(4)表示。另外，将向节点N00供给基极电流的构成省略。
[0016][0017]在此，V
REFideal
是V
BElideal
+2
·
I
C
·
R4。
[0018]如式(4)所示，可知基准电压V
REF
中存在由基极电阻RB引起的电压分量。
[0019]在Si半导体的情况下，基极电阻RB的温度系数为正的值。因而，基准电压V
REF
包含具有正的温度系数的电压分量。此外，由于基极电阻RB的偏差，基准电压V
REF
的值变动。专利技术者着眼于该带隙型基准电压产生电路的基准电压V
REF
的特性，提出能够减少基极电阻RB的影响的带隙型基准电压产生电路。

技术实现思路

[0020]一个实施方式提供减少基极电阻的影响而能够输出稳定的基准电压的带隙型基准电压产生电路。
[0021]根据一个实施方式，带隙型基准电压产生电路具备：第1节点，连接于输出端；第2节点，连接于第1电流源；第3节点，连接于第2电流源；第4节点；第1双极结型晶体管，基极被连接于所述第1节点；第2双极结型晶体管，基极被连接于所述第1节点；第3双极结型晶体管，发射极
‑
集电极路径被连接在所述第2节点与所述第4节点之间，对所述第1双极结型晶体管的输出电流进行放大；以及第4双极结型晶体管，发射极
‑
集电极路径被连接在所述第3节点与所述第4节点之间，对所述第2双极结型晶体管的输出电流进行放大。
附图说明
[0022]图1是表示第1实施方式的带隙型基准电压产生电路的结构的图。
[0023]图2是用于说明第1实施方式的带隙型基准电压产生电路的效果的图。
[0024]图3是表示第2实施方式的带隙型基准电压产生电路的结构的图。
[0025]图4是表示第3实施方式的带隙型基准电压产生电路的结构的图。
[0026]图5是表示第4实施方式的带隙型基准电压产生电路的结构的图。
[0027]图6是表示以往的带隙型基准电压产生电路的结构的图。
具体实施方式
[0028]以下参照所附的附图对实施方式的带隙型基准电压产生电路进行详细的说明。另外，本专利技术并不由这些实施方式限定。
[0029](第1实施方式)
[0030]图1是表示第1实施方式的带隙型基准电压产生电路的结构的图。本实施方式具有
节点N1至N4。节点N1连接于输出端3。节点N2经由电阻R1连接于被施加电源电压V
DD
的电源线1。节点N3经由电阻R2连接于电源线1。电阻R1、R2构成电流源。
[0031]本实施方式具有达林顿对10A。达林顿对10A具有基极连接于节点N1的NPN型BJT11和NPN型BJT12。NPN型BJ本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带隙型基准电压产生电路，具备：第1节点，连接于输出端；第2节点，连接于第1电流源；第3节点，连接于第2电流源；第4节点；第1双极结型晶体管，基极被连接于所述第1节点；第2双极结型晶体管，基极被连接于所述第1节点；第3双极结型晶体管，发射极
‑
集电极路径被连接在所述第2节点与所述第4节点之间，对所述第1双极结型晶体管的输出电流进行放大；以及第4双极结型晶体管，发射极
‑
集电极路径被连接在所述第3节点与所述第4节点之间，对所述第2双极结型晶体管的输出电流进行放大。2.如权利要求1所述的带隙型基准电压产生电路，所述第1双极结型晶体管和所述第3双极结型晶体管构成第1达林顿对，所述第2双极结型晶体管和所述第4双极结型晶体管构成第2达林顿对。3.如权利要求2所述的带隙型基准电压产生电路，所述第2双极结型晶体管和所述第4双极结型晶体管的发射极面积被设定为所述第1双极结型晶体管和所述第3双极结型晶体管的发射极面积的N倍，N为1以上的任意的正数。4.如权利要求3所述的带隙型基准电压产生电路，所述第1电流源和所述第2电流源的电流值被设定为相同值。5.如权利要求4所述的带隙型基准电压产生电路，具备：第3电阻，与所述第4双极结型晶体管的发射极
‑
集电极路径串联连接；以及第4电阻，一端被连接于所述第4节点，另一端被接地。6.如权利要求1所述的带隙型基准电压产生电路，所述第1双极结型晶体管和所述第3双极结型晶体管构成第1倒置达林顿对，所述第2双极结型晶体管和所述第4双极结型晶体管构成第2倒置达林顿对。7.如权利要求6所述的带隙型基准电压产生电路，所述第2双极结型晶体管和所述第4双极结型晶体管的发射极面积被设定为所述第1双极结型晶体管和所述第3双极结型晶体管的发射极面积的N倍，N为1以上的任意的正数。8.如权利要求6所述的带隙型基准电压产生电路，所述第1电流源和所述第2电流源的电流值被设定为相同值。9.如权利要求1所述的带隙型基准电压产生电路，具备：第1电阻，构成所述第1电流源；第2电阻，构成所述第2电流源；以及差动放大电路，向所述第1节点供给输出信号，所述输出信号是与在所述第1电阻和所述第2电阻中产生的压降的差分相应的输出信号。10.如权利要求9所述的带隙型基准电压产生电路，具备：第3电阻，与所述第4双极结型晶体管的发射极
‑
集电极路径串联连接；以及第4电阻，一端被连接于所述第4节点，另一端被接地。11.如权利要求9所述的带隙型基准电压产生电路，
所述第1电阻和所述第2电阻的电阻值被设定为相同值。12.如权利要求1所述的带隙型基准电压产生电路，具备：第3电阻，与所述第2双极结型晶体管的发射极
‑
集电极路径串联连接；以及第4电阻，一端被连接于所述第4节点，另一端被接地。13.一种带隙型基准电压产生电路，具...

【专利技术属性】
技术研发人员：池内克之，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：