半导体结构及其制造方法技术

本发明专利技术提供一种半导体结构及其制造方法。半导体结构包括主干部与分支部。主干部在第一方向上延伸。分支部连接于主干部。分支部包括柄部与双叉部。柄部连接于主干部，且在第二方向上延伸。第二方向相交于第一方向。双叉部连接于柄部。柄部的线宽大于双叉部的线宽。上述半导体结构可有效地防止半导体结构受损或发生断线。生断线。生断线。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本专利技术涉及一种半导体结构及其制造方法，尤其涉及一种可防止断线的半导体结构及其制造方法。

技术介绍

[0002]目前，一些半导体元件(如，快闪存储器(flash memory))的构件具有轨条(rail)图案与连接至轨条图案的阵列(array)图案，其中阵列图案可由自对准双重图案化(self
‑
alignment double patterning，SADP)工艺进行定义，而轨条图案可由另外的图案化光刻胶层进行定义。
[0003]然而，在使用图案化掩模层与图案化光刻胶层作为掩模来定义出轨条图案与阵列图案的过程中，由于图案化光刻胶层位于轨条区中并覆盖轨条区中的图案化掩模层，且阵列区中的图案化掩模层的紧邻于轨条区的部分在蚀刻工艺中的蚀刻率较快，因此常会在此部分中形成副沟槽(sub
‑
trench)，进而使得图案化掩模层受损或断线。如此一来，通过上述图案化掩模层与图案化光刻胶层所形成的半导体结构容易受损或发生断线，进而造成半导体元件的良率与可靠度降低。

技术实现思路

[0004]本专利技术提供一种半导体结构及其制造方法，其可有效地防止半导体结构受损或发生断线。
[0005]本专利技术提出一种半导体结构，包括主干部与分支部。主干部在第一方向上延伸。分支部连接于主干部。分支部包括柄部与双叉部。柄部连接于主干部，且在第二方向上延伸。第二方向相交于第一方向。双叉部连接于柄部。柄部的线宽大于双叉部的线宽。
[0006]本专利技术提出一种半导体结构的制造方法，包括以下步骤。提供材料层。在材料层上形成第一掩模层。在第一掩模层上形成多个芯图案(core pattern)。每个芯图案包括第一芯部与第二芯部。第二芯部连接于第一芯部。第一芯部的线宽大于第二芯部的线宽。在芯图案上共形地形成间隙壁材料层。对间隙壁材料层进行回蚀刻工艺，而暴露出芯图案的顶面与第一掩模层的顶面。在进行上述回蚀刻工艺之后，移除间隙壁材料层的位于芯图案的两末端上的部分，而暴露出芯图案的两末端，且形成多个间隙壁结构。每个间隙壁结构包括合并间隙壁与非合并间隙壁。合并间隙壁位于相邻两个第一芯部之间。非合并间隙壁位于相邻两个第二芯部之间，且连接于合并间隙壁。合并间隙壁的线宽大于非合并间隙壁的线宽。移除芯图案。形成第一图案化掩模层。第一图案化掩模层覆盖合并间隙壁的一部分，且暴露出合并间隙壁的另一部分与非合并间隙壁。利用第一图案化掩模层与间隙壁结构作为掩模，将第一掩模层图案化成第二图案化掩模层。
[0007]基于上述，在本专利技术所提出的半导体结构中，分支部通过柄部连接于主干部，且柄部的线宽大于双叉部的线宽。因此，通过上述半导体结构的图案设计，可有效地防止半导体结构在柄部的位置因副沟槽现象而受损或发生断线。此外，在本专利技术所提出的半导体结构
的制造方法中，第一图案化掩模层覆盖合并间隙壁的一部分，且暴露出合并间隙壁的另一部分与非合并间隙壁。由于合并间隙壁的线宽大于非合并间隙壁的线宽(亦即，合并间隙壁可具有较大的线宽)，因此在利用第一图案化掩模层与间隙壁结构作为掩模，将第一掩模层图案化成第二图案化掩模层的过程中，可有效地防止第二图案化掩模层因副沟槽现象而受损或发生断线。如此一来，在后续将第二图案化掩模层的图案转移至待图案化的材料层而形成半导体结构的过程中，可有效地防止半导体结构受损或发生断线。
[0008]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
[0009]图1A至图1I为本专利技术一实施例的半导体结构的制造流程立体图；
[0010]图2为图1D中的间隙壁结构108a的上视图；
[0011]图3为图1F中的图案化掩模层104a的上视图；
[0012]图4为图1I中的半导体结构100a的上视图。
[0013]附图标号说明：
[0014]100:材料层
[0015]100a:半导体结构
[0016]102,104:掩模层
[0017]102a,104a,110:图案化掩模层
[0018]106:芯图案
[0019]106a,106b:芯部
[0020]108:间隙壁材料层
[0021]108a:间隙壁结构
[0022]D1:第一方向
[0023]D2:第二方向
[0024]LW1～LW8:线宽
[0025]OP1,OP2:开口
[0026]P1,P3:主干部
[0027]P2,P4:分支部
[0028]P21,P41:柄部
[0029]P22,P42:双叉部
[0030]R1:轨条区
[0031]R2:阵列区
[0032]S1:合并间隙壁
[0033]S2:非合并间隙壁
[0034]T1:厚度
[0035]W1,W2:宽度
具体实施方式
[0036]图1A至图1I为本专利技术一实施例的半导体结构的制造流程立体图。图2为图1D中的间隙壁结构108a的上视图。图3为图1F中的图案化掩模层104a的上视图。图4为图1I中的半导体结构100a的上视图。
[0037]请参照图1A，提供提材料层100。材料层100可用于形成预定的半导体结构。亦即，材料层100可在后续工艺中被图案化成具有预定的半导体结构(如，图1I中的半导体结构100a)。在本实施例中，在预定的半导体结构为有源区(active area)的情况下，材料层100可为半导体基底(如，硅基底)，但本专利技术并不以此为限。在另一些实施例中，在预定的半导体结构为导线的情况下，材料层100可为导体层(如，金属层或掺杂多晶硅层等)。
[0038]接着，可在材料层100上形成掩模层102。掩模层102的材料例如是氧化物(如，氧化硅)，但本专利技术并不以此为限。掩模层102的形成方法例如是化学气相沉积法。
[0039]然后，可在掩模层102上形成掩模层104。掩模层104的材料例如是多晶硅，本专利技术并不以此为限。只要掩模层104的材料与掩模层102的材料在同一道蚀刻工艺中具有不同蚀刻率即属于本专利技术所涵盖的范围。掩模层104的形成方法例如是化学气相沉积法。
[0040]接下来，可在掩模层104上形成多个芯图案(core pattern)106。在一些实施例中，可对芯图案106进行修剪工艺(trim process)，以进一步缩小芯图案106的尺寸。修剪工艺例如是干式蚀刻工艺。每个芯图案106包括芯部106a与芯部106b。芯部106b连接于芯部106a。芯部106a的线宽LW1大于芯部106b的线宽LW2。在相邻两个芯部106a之间可具有开口OP1。在相邻两个芯部106b之间可具有开口OP2。开口OP1可连接于开口OP2。开口OP1的宽度W1可小于开口OP2的宽度W2。
[0041]此外，芯图案106可为单层结构或多层结构。芯图案106的材料可为碳、氮氧化硅(SiO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：主干部，在第一方向上延伸；以及分支部，连接于所述主干部，且所述分支部包括：柄部，连接于所述主干部，且在第二方向上延伸，其中所述第二方向相交于所述第一方向；以及双叉部，连接于所述柄部，其中所述柄部的线宽大于所述双叉部的线宽。2.根据权利要求1所述的半导体结构，其特征在于，所述分支部的上视形状包括双叉叉子状。3.根据权利要求1所述的半导体结构，其特征在于，所述双叉部的上视形状包括U形。4.根据权利要求1所述的半导体结构，其特征在于，所述主干部位于轨条区中，且所述分支部位于阵列区中。5.根据权利要求1所述的半导体结构，其特征在于，所述柄部的线宽大于所述双叉部的线宽的一倍且小于等于所述双叉部的线宽的两倍。6.根据权利要求1所述的半导体结构，其特征在于，所述第一方向垂直于所述第二方向。7.一种半导体结构的制造方法，其特征在于，包括：提供材料层；在所述材料层上形成第一掩模层；在第一掩模层上形成多个芯图案，且每个所述芯图案包括：第一芯部；以及第二芯部，连接于所述第一芯部，其中所述第一芯部的线宽大于所述第二芯部的线宽；在多个所述芯图案上共形地形成间隙壁材料层；对所述间隙壁材料层进行回蚀刻工艺，而暴露出多个所述芯图案的顶面与所述第一掩模层的顶面；在进行所述回蚀刻工艺之后，移除所述间隙壁材料层的位于所述芯图案的两末端上的部分，而暴露出所述芯图案的两末端，且形成多个间隙壁结构，其中每个所述间隙壁结构包括：合并间隙壁，位于相邻两个所述第一芯部之间；以及非合并间隙壁，位于相邻两个所述第二芯部之间，且连接于所述合并间隙壁，其中所述合并间隙壁的线宽大于所述非合并间隙壁的线宽；移除多个所述芯图案；形成第...

【专利技术属性】
技术研发人员：潘增燿，尤建祥，王景拥，韦承宏，王明沧，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：