三维存储器及其制备方法技术

本申请提供了一种三维存储器及其制备方法，所述方法包括：在衬底一侧交替堆叠绝缘层和栅极层形成叠层结构，叠层结构包括存储区域和包括多个台阶的台阶区域，其中，栅极层在每个台阶中覆盖绝缘层并被暴露；对暴露的栅极层进行离子注入，形成栅极牺牲层，其中，栅极牺牲层与栅极层具有不同的刻蚀选择比；以及形成贯穿叠层结构并延伸至衬底的栅线缝隙，并经由栅线缝隙至少将栅极牺牲层替换为金属层。线缝隙至少将栅极牺牲层替换为金属层。线缝隙至少将栅极牺牲层替换为金属层。

【技术实现步骤摘要】
三维存储器及其制备方法


[0001]本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

技术介绍

[0002]三维存储器件的存储密度大、存储量高，在近些年得到了不断地发展和广泛的应用。在3D NAND结构中，包括垂直交替堆叠的多层栅极层和绝缘层，栅极层的材料一般采用多晶硅或者导电金属材料。
[0003]当栅极层的材料采用多晶硅时，多晶硅的导电性较差，虽然可以利用掺杂的方式改善其导电性能，但是改善的效果有限，因此栅极层电阻较大，导致较大的RC延迟，极大的限制了存储器信号的传输速度，影响存储器的性能。三维存储器存储密度越大，交替堆叠的栅极层和绝缘层的层数越多，当栅极层的材料采用导电金属时，需要将叠层结构中的牺牲层完全替换成金属层，工艺复杂，并且成本高。因此，减少栅极层的电阻，降低存储器的成本，进一步减少存储器的RC延迟是亟待解决的问题。

技术实现思路

[0004]本申请的一些实施方式提供了可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法。
[0005]根据本申请的一个方面，提供一种三维存储器的制备方法，所述方法可包括：在衬底一侧交替堆叠绝缘层和栅极层形成叠层结构，所述叠层结构包括存储区域和包括多个台阶的台阶区域，其中，所述栅极层在每个所述台阶中覆盖所述绝缘层并被暴露；对暴露的所述栅极层进行离子注入，形成栅极牺牲层，其中，所述栅极牺牲层与所述栅极层具有不同的刻蚀选择比；以及形成贯穿所述叠层结构并延伸至所述衬底的栅线缝隙，并经由所述栅线缝隙至少将所述栅极牺牲层替换为金属层。
[0006]在本申请一个实施方式中，所述栅极层的材料可包括掺杂第一离子的多晶硅。
[0007]在本申请一个实施方式中，对暴露的所述栅极层进行离子注入可包括：对在每个所述台阶暴露的、掺杂了第一离子的所述栅极层进行第二离子注入，其中，所述第二离子与所述第一离子不同。
[0008]在本申请一个实施方式中，对暴露的所述栅极层进行离子注入可包括：对在每个所述台阶暴露的、掺杂第一离子的所述栅极层进一步注入所述第一离子。
[0009]在本申请一个实施方式中，所述第一离子可包括五价离子。
[0010]在本申请一个实施方式中，所述第二离子可包括三价离子。
[0011]在本申请一个实施方式中，所述栅极牺牲层与所述栅极层的刻蚀选择比可大于等于10:1。
[0012]在本申请一个实施方式中，所述台阶区域中金属层的长度与所述栅极层的长度之比的范围可为1:5
‑
1:10。
[0013]在本申请一个实施方式中，在形成贯穿所述叠层结构并延伸至所述衬底的栅线缝隙之前，所述方法还可包括：形成覆盖所述叠层结构的填充层。
[0014]本申请另一方面还提供一半导体器件，所述半导体器件可包括：叠层结构，所述叠层结构包括绝缘层以及位于相邻绝缘层之间的子栅极层和金属层；其中，所述叠层结构在其延伸方向包括存储区域和台阶区域，所述台阶区域包括多个台阶，在所述台阶中，所述金属层覆盖所述绝缘层。
[0015]在本申请一个实施方式中，所述半导体器件还包括贯穿所述叠层结构的栅线缝隙结构，所述金属层还位于所述存储区域的相邻绝缘层之间且靠近所述栅线缝隙结构。
[0016]在本申请一个实施方式中，所述子栅极层的材料包括掺杂第一离子的多晶硅。
[0017]在本申请一个实施方式中，在沿所述叠层结构延伸的方向上，所述台阶区域中金属层的长度与所述子栅极层的长度之比的范围为1:5
‑ꢀ
1:10。
[0018]在本申请一个实施方式中，所述第一离子包括五价离子。
[0019]在本申请一个实施方式中，所述半导体器件还包括覆盖所述叠层结构的填充层，以及贯穿位于所述存储区域填充层的导电触点，其中所述导电触点与所述金属层电连接。
[0020]本申请又一方面提供了一种三维存储器，所述三维存储器包括上述任一半导体器件。
[0021]本申请又一方面提供了一种存储系统，可包括上述任一三维存储器；以及控制器耦合至所述三维存储器，并控制所述三维存储器存储数据。
[0022]根据本申请示例性的实施方式，通过将栅极牺牲层替换为金属层，利用金属材料替代多晶硅或者掺杂多晶硅的材料，可减少存储区域栅极层的电阻Rwl和导电触点与栅极层连接的电阻Rc，进一步减少存储器的RC延迟，在一定程度上提高了存储器的性能，并且在一定程度上降低存储器的成本。
附图说明
[0023]通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
[0024]图1为示例性实施方式的三维存储器的局部剖面示意图；
[0025]图2根据本申请示例性实施方式的三维存储器的制备方法流程图；
[0026]图3为根据本申请示例性实施方式在衬底上形成叠层结构后的Y
‑ꢀ
Z面剖面示意图；
[0027]图4为根据本申请示例性的实施方式的三维存储器的X
‑
Y面剖面示意图；
[0028]图5为根据本申请示例性实施方式的形成台阶结构后的剖面示意图；
[0029]图6为根据本申请示例性实施方式离子注入后的剖面示意图；
[0030]图7为根据本申请示例性实施方式形成填充层后的剖面示意图；
[0031]图8A为根据本申请示例性实施方式的经过刻蚀后的台阶区域Y
‑ꢀ
Z面的示意图；
[0032]图8B为根据本申请示例性实施方式的经过刻蚀后的存储区域Y
‑ꢀ
Z面的示意图；
[0033]图8C为根据本申请示例性实施方式的经过刻蚀后的栅极层X
‑
Y 面的示意图；
[0034]图9为根据本申请示例性实施方式的形成金属层后X
‑
Y面的示意图；
[0035]图10为根据本申请示例性实施方式的半导体器件沿虚线BB
’
和沿虚线AA
’
的剖面
示意图拼接后的剖面示意图；以及
[0036]图11A和图11B为根据本申请示例性实施方式的存储器系统的示意图。
具体实施方式
[0037]为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
[0038]在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。另外，在本申请中，各步骤处理描述的先后顺序并不必然表示这些处理在实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器的制备方法，其特征在于，所述方法包括：在衬底一侧交替堆叠绝缘层和栅极层形成叠层结构，所述叠层结构包括存储区域和包括多个台阶的台阶区域，其中，所述栅极层在每个所述台阶中覆盖所述绝缘层并被暴露；对暴露的所述栅极层进行离子注入，形成栅极牺牲层，其中，所述栅极牺牲层与所述栅极层具有不同的刻蚀选择比；以及形成贯穿所述叠层结构并延伸至所述衬底的栅线缝隙，并经由所述栅线缝隙至少将所述栅极牺牲层替换为金属层。2.根据权利要求1所述的方法，其中，所述栅极层的材料包括掺杂第一离子的多晶硅。3.根据权利要求2所述的方法，其中，对暴露的所述栅极层进行离子注入包括：对在每个所述台阶暴露的、掺杂了第一离子的所述栅极层进行第二离子注入，其中，所述第二离子与所述第一离子不同。4.根据权利要求2所述的方法，其中，对暴露的所述栅极层进行离子注入包括：对在每个所述台阶暴露的、掺杂第一离子的所述栅极层进一步注入所述第一离子。5.根据权利要求2所述的方法，其中，所述第一离子包括五价离子。6.根据权利要求3所述的方法，其中，所述第二离子包括三价离子。7.根据权利要求1所述的方法，其中，所述栅极牺牲层与所述栅极层的刻蚀选择比大于等于10:1。8.根据权利要求1所述的方法，其中，在沿所述衬底延伸的方向上，所述台阶区域中金属层的长度与所述栅极层长度之比的范围为1:5

【专利技术属性】
技术研发人员：颜丙杰，谢景涛，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：