一种SGTMOSFET的制作工艺制造技术

本发明专利技术公开了一种SGTMOSFET的制作工艺，包括：依次形成第一薄氧化层和厚氮化物层；光刻形成沟槽；在沟槽内生长第二薄氧化层和薄氮化物层；去除位于沟槽底部的薄氮化物层；在沟槽底部形成底部厚氧化层；在沟槽内形成第二场氧化层；在沟槽内形成第一多晶硅；分别在有源区沟槽和终端区沟槽内形成极间氧化层。本发明专利技术的沟槽底部的场氧化层的厚度明显增厚了，有效改善了沟槽底部电场，增强了BV，且该增厚的底部厚氧化层的厚度可根据需要自行控制，也就是湿法腐蚀掉的薄氮化物层的区域即为底部厚氧化层的厚度。化层的厚度。化层的厚度。

【技术实现步骤摘要】
一种SGT MOSFET的制作工艺


[0001]本专利技术涉及半导体
，具体为一种SGT MOSFET的制作工艺。

技术介绍

[0002]图1A至图1G示出了传统SGT MOSFET的制作工艺，包括如下步骤：
[0003]提供一衬底1，在衬底1上形成外延层2，在外延层2表面向上依次形成第一薄氧化层3和厚氧化层20，如图1A所示；
[0004]设置第一掩膜，光刻形成沟槽，沟槽包括有源区沟槽4
‑
1和终端区沟槽4
‑
2，之后去除第一掩膜、第一薄氧化层3和厚氧化层20，如图1B所示；
[0005]在沟槽内形成场氧化层5，如图1C所示；
[0006]填充多晶硅并回刻，在沟槽内形成第一多晶硅6，如图1D所示；
[0007]设置第二掩膜7，第二掩膜7覆盖终端区，刻蚀有源区的第一多晶硅6，如图1E所示；
[0008]去除第二掩膜7，去除第一多晶硅6上方的氧化层，如图1F所示；
[0009]在有源区沟槽4
‑
1内形成极间氧化层8(IPO)和栅氧化层9，填充第二多晶硅10并回刻，如图1G所示；其中，IPO的形成方式为：先采用HDP CVD方式生长氧化层，之后通过CMP及掩膜刻蚀的方式形成完整的IPO形貌。
[0010]之后在器件内形成体区、源区、阻挡层、体接触区、接触孔、源极金属、栅极金属等结构，上述结构的制作方法均为现有技术，在此不再详述。
[0011]通过上述步骤可知，在传统SGT MOSFET的制作工艺中，有源区沟槽4
‑
1和终端区沟槽4
‑
2底部的场氧化层5的厚度偏薄，导致沟槽底部容易被击穿；另一方面，传统制作工艺中，为了提供给IPO提供足够的厚度，一般采用HDP CVD方式生长氧化层，之后通过CMP及掩膜刻蚀的方式形成完整的IPO形貌，这种方式成本较高，且工艺受到HDP CVD填充能力的限制，整个器件的尺寸和沟槽宽度都很难做小。

技术实现思路

[0012]本专利技术的目的在于提供一种SGT MOSFET的制作工艺，以解决上述技术问题。
[0013]为实现上述目的，本专利技术第一方面提供了一种SGT MOSFET的制作工艺，包括如下步骤：
[0014]提供一衬底，在所述衬底上形成外延层，在所述外延层表面向上依次形成第一薄氧化层和厚氮化物层，所述氮化物层作为第一掩膜；
[0015]光刻形成沟槽，所述沟槽包括有源区沟槽和终端区沟槽；
[0016]依次在所述沟槽内生长第二薄氧化层和薄氮化物层；
[0017]通过各项异性干法刻蚀方式，去除位于沟槽底部的薄氮化物层，保留沟槽侧壁的薄氮化物层；
[0018]在沟槽底部形成底部厚氧化层；
[0019]在沟槽内形成第二场氧化层；
[0020]填充并刻蚀多晶硅，在有源区沟槽和终端区沟槽内形成第一多晶硅；
[0021]设置第二掩膜，所述第二掩膜覆盖终端区，之后刻蚀有源区沟槽内的第一多晶硅；
[0022]去除第二掩膜，分别在有源区沟槽和终端区沟槽内形成极间氧化层，所述极间氧化层由第一多晶硅氧化形成；
[0023]通过湿法腐蚀方式，去除位于极间氧化层上方的第二场氧化层；
[0024]填充并刻蚀多晶硅，在有源区沟槽内形成第二多晶硅；
[0025]去除位于外延层表面的厚氮化物层。
[0026]本专利技术第二方面提供了一种SGT MOSFET的制作工艺，包括如下步骤：
[0027]提供一衬底，在所述衬底上形成外延层，在所述外延层表面向上依次形成第一薄氧化层和厚氮化物层，所述氮化物层作为第一掩膜；
[0028]光刻形成沟槽，所述沟槽包括有源区沟槽和终端区沟槽；
[0029]依次在所述沟槽内生长第二薄氧化层和薄氮化物层；
[0030]通过各项异性干法刻蚀方式，去除位于沟槽底部的薄氮化物层，保留沟槽侧壁的薄氮化物层；
[0031]在沟槽底部形成底部厚氧化层；
[0032]在沟槽内形成第二场氧化层；
[0033]填充并刻蚀多晶硅，在有源区沟槽和终端区沟槽内形成第一多晶硅；
[0034]设置第二掩膜，所述第二掩膜覆盖终端区，之后刻蚀有源区沟槽内的第一多晶硅；
[0035]去除第二掩膜，分别在有源区沟槽和终端区沟槽内形成极间氧化层，所述极间氧化层由第一多晶硅氧化形成；
[0036]通过湿法腐蚀方式，去除位于极间氧化层上方的第二场氧化层；
[0037]去除位于极间氧化层上方的厚氮化物层及薄氮化物层；
[0038]在有源区沟槽内生长形成栅氧化层；
[0039]填充并刻蚀多晶硅，在有源区沟槽内形成第二多晶硅。
[0040]较佳地，还包括：在器件表面向下注入并形成体区；
[0041]在器件表面向下注入并在有源区沟槽附近的体区内形成源区。
[0042]较佳地，还包括：在器件表面形成阻挡层，设置第三掩膜并光刻形成体接触区接触孔及各类金属接触孔；
[0043]在所述体接触区接触孔内注入形成体接触区；
[0044]去除第三掩膜，通过第四掩膜在各类金属接触孔内填充金属形成源极金属和栅极金属。
[0045]与现有技术相比，本专利技术具有如下有益效果：
[0046](1)沟槽侧壁的薄氮化物层保留了下来，一方面，沟槽侧壁的第二薄氧化层和薄氮化物层直接形成了有源区沟槽的栅氧，省去了另外制作栅氧的步骤；另一方面，沟槽侧壁保留下来的薄氮化物层在沟槽底部生长底部厚氧化层时，保护了沟槽侧壁。
[0047](2)本专利技术通过CVD方式形成第二场氧化层，第二场氧化层在沟槽的侧壁及底部形成，位于底部的第二场氧化层形成于底部厚氧化层之上，因此本专利技术的场氧化层包括了沟槽侧壁的第二场氧化层，以及沟槽底部的底部厚氧化层及第二场氧化层，本专利技术的沟槽底部的场氧化层的厚度明显增厚了，有效改善了沟槽底部电场，增强了BV，且该增厚的底部厚
氧化层的厚度可根据需要自行控制，也就是湿法腐蚀掉的薄氮化物层的区域即为底部厚氧化层的厚度。
[0048](3)本专利技术的IPO工艺利用薄氮化物层做阻挡并采用第一多晶硅氧化，IPO的厚度足够，且可以根据需要调节氧化厚度，改善SGT的栅耐压，同时不需要用IPO mask，节省了成本。另一方面，由于IPO工艺是氧化完成，不受HDP CVD填充能力的限制，因此器件原胞尺寸和沟槽宽度可以做的更小。
附图说明
[0049]图1A至图1G为现有技术中的SGT MOSFET的制作工艺的流程示意图；
[0050]图2A至图2L为本专利技术第一实施例所公开的SGT MOSFET的制作工艺的流程示意图；
[0051]图2M为本专利技术第一实施例所公开的SGT MOSFET的制作工艺所制作得到的器件结构示意图；
[0052]图3A至图3E为本专利技术第二实施例的SGT MOSFET的制作工艺的流程示意图。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SGT MOSFET的制作工艺，其特征在于，包括如下步骤：提供一衬底，在所述衬底上形成外延层，在所述外延层表面向上依次形成第一薄氧化层和厚氮化物层，所述厚氮化物层作为第一掩膜；光刻形成沟槽，所述沟槽包括有源区沟槽和终端区沟槽；依次在所述沟槽内生长第二薄氧化层和薄氮化物层；通过各项异性干法刻蚀方式，去除位于沟槽底部的薄氮化物层，保留沟槽侧壁的薄氮化物层；在沟槽底部形成底部厚氧化层；在沟槽内形成第二场氧化层；填充并刻蚀多晶硅，在有源区沟槽和终端区沟槽内形成第一多晶硅；设置第二掩膜，所述第二掩膜覆盖终端区，之后刻蚀有源区沟槽内的第一多晶硅；去除第二掩膜，分别在有源区沟槽和终端区沟槽内形成极间氧化层，所述极间氧化层由第一多晶硅氧化形成；通过湿法腐蚀方式，去除位于极间氧化层上方的第二场氧化层；填充并刻蚀多晶硅，在有源区沟槽内形成第二多晶硅；去除位于外延层表面的厚氮化物层。2.一种SGT MOSFET的制作工艺，其特征在于，包括如下步骤：提供一衬底，在所述衬底上形成外延层，在所述外延层表面向上依次形成第一薄氧化层和厚氮化物层，所述氮化物层作为第一掩膜；光刻形成沟槽，所述沟槽包括有源区沟槽和终端区沟槽...

【专利技术属性】
技术研发人员：张楠，黄健，孙闫涛，顾昀浦，宋跃桦，刘静，吴平丽，
申请(专利权)人：江苏捷捷微电子股份有限公司，
类型：发明
国别省市：