用于管芯平铺的技术制造技术

本发明专利技术的主题是“用于管芯平铺的技术”。提供了用于精细节点异构芯片封装的技术。在示例中，一种制作异构芯片封装的方法可包括：使用硅桥将第一基管芯的第一侧的电端子耦合到第二基管芯的第一侧的电端子，在硅桥周围并且邻近第一基管芯和第二基管芯的第一侧形成有机衬底，以及将精细节点管芯耦合到第一基管芯或第二基管芯中的至少一个的第二侧。第二基管芯中的至少一个的第二侧。第二基管芯中的至少一个的第二侧。

【技术实现步骤摘要】
用于管芯平铺的技术
[0001]本申请是2019年3月22日提交的、申请号为201980006856.0、专利技术名称为“用于管芯平铺的技术”的专利申请的分案申请。
[0002]本申请要求2018年4月10号提交的、序列号为15/949141的美国专利申请的优先权的权益，通过引用将其完整地并入本文。


[0003]本文档一般地但非限制性地涉及管芯互连，并且更特别地涉及使用集成管芯桥来提供大异构管芯封装。

技术介绍

[0004]常规管芯制造技术正被推向它们对于单片管芯的大小的限制，而应用仍在渴望对于使用诸如7nm栅极长度之类的最新技术的大尺寸集成电路而言是可能的能力。随着单片管芯变得更大，对于更小的管芯可忽略的小差异不能被补偿并且通常可显著降低成品率。近期的解决方案可涉及使用与半导体插入器（interposer）互连的或与组装到硅衬底中的硅桥集成的较小集成电路以提供异构芯片封装。然而，用于制作半导体插入器或衬底的常规技术限制了异构芯片封装的大小。
附图说明
[0005]在不一定按比例绘制的附图中，相似的标号可在不同的视图中描述类似的组件。具有不同字母后缀的相似标号可表示类似组件的不同实例。在附图的图中，通过示例而非限制的方式示出了一些实施例，在附图中：图1一般地示出了根据本主题的异构芯片封装100的至少一部分的示例。
[0006]图2A
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2G示出了根据本主题的制造异构芯片封装100的方法。
[0007]图3示出了用于制作异构芯片封装的方法300的流程图。
[0008]图4示出了示例机器400的框图，在所述示例机器400上可执行本文所讨论的技术（例如，方法）中的任何一个或多个。
[0009]图5示出了系统级图，其描绘了包括如本公开中所描述的异构芯片封装的电子装置（例如，系统）的示例。
具体实施方式
[0010]以下描述和附图充分地说明了特定实施例，以使本领域技术人员能够实施它们。其他实施例可结合结构、逻辑、电气、工艺和其他变化。一些实施例的部分和特征可被包括在其他实施例的那些部分和特征中，或替代其他实施例的那些部分和特征。权利要求中阐述的实施例涵盖那些权利要求的所有可用等同物。
[0011]在单个解决方案中使用多个异构管芯的封装技术可能要求多个管芯到管芯的连接。虽然是相对新的技术，但是可被称为2.5D解决方案的对该挑战的常规解决方案可利用
硅插入器和硅通孔（Through Silicon Vias，TSV）在最小的占用区（footprint）中以所谓的硅互连速度连接管芯。结果是可能延迟下线（tape
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out）并压低成品率的日益复杂的布局和制造技术。例如，使用硅插入器的一些技术限制了异构芯片封装的大小。一个限制是硅插入器受限于制造工艺的光刻标线（reticle）大小。第二个限制可以是组装工艺生产可接受封装的能力。例如，组装工艺可包括将精细节点管芯或高级节点管芯安装到硅插入器，并且然后将硅插入器附接到诸如有机衬底之类的衬底。将插入器附接到衬底可涉及热连接接合（TCB）工艺，其可能使大的插入器翘曲并且没有虑及稳健的电连接。
[0012]图1一般地示出了根据本主题的异构芯片封装100的至少一部分的示例。在某些示例中，异构芯片封装100可包括衬底101、多个基（base）管芯102、一个或多个硅桥103以及一个或多个精细节点芯片104。衬底101可以是有机衬底，并且可包括用于将异构芯片封装100连接到另一装置的端子或互连105，所述另一装置诸如印刷电路板或较大电子装置的某其他组件。每个基管芯102可提供用于其上连接的精细节点芯片104的互连106以及在基管芯102的第一侧与基管芯102的第二侧之间的一些直通互连（through interconnection）107。在某些示例中，基管芯102是无源的并且可或可不仅能包括无源电路元件，诸如电阻器、电容器、电感器、二极管等，以支持精细节点芯片。在一些示例中，基管芯102可包括有源组件以支持精细节点芯片。在一些示例中，基管芯102可包括无源组件和有源组件两者以支持精细节点芯片104的操作或异构芯片封装100的操作。基管芯102的电路可包括但不限于电压转换器、电平位移器、缓冲器、时钟电路等。在某些示例中，基管芯电路的大小可由用于制造基管芯102的光刻设备的标线大小限制。在某些示例中，基管芯102可包括用于经由硅桥103耦合到其他基管芯的额外互连108。
[0013]硅桥103可使用用于制造基管芯102或精细节点芯片104的相同晶圆制造工艺来制造。在某些方面，硅桥可由其小的大小、薄度以及精细布线来表征。例如，硅桥的长度和宽度可以是2mm、4mm、6mm的组合，并且在一些情况下甚至更大。硅桥可具有2微米（um）宽度和2um间隔的迹线布线。硅桥通常具有35um和150um之间的厚度，但是可取决于应用而更厚。在某些示例中，硅桥可包括至少两个导电材料接地层和两个导电材料布线层。硅桥103可提供基管芯102的小节点间隔之间的互连109，并且可允许异构芯片封装100的总体大小变得相当大，同时提供包括精细节点芯片的常规组装的异构芯片封装所不能获得的成品率。精细节点芯片104可包括l2nm、l0nm、7nm和更精细数量级的节点间隔，但不限于此。随着晶体管间距技术发展以解决小于7nm的节点长度，预期本主题允许制造或组装不受到可用于制作单片插入器或基管芯102的标线面积限制的异构芯片封装。因此，使用精细节点芯片的大异构芯片封装可使用便宜的、大面板的、基于有机衬底的处理以稳健的成品率来制造。在某些示例中，利用7nm精细节点芯片的异构芯片封装的互连基管芯可定义具有25mm、50mm、75mm或更长的宽度、长度或其组合的最终封装，并且仍然维持高成品率。
[0014]图2A
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2G示出了根据本主题的制造异构芯片封装100的方法。图2A示出了附接到可移除制造衬底211或制造载体的种子层210。在某些示例中，种子层210可沉积在脱模剂（release agent）或可释放粘合剂212上。种子层210可用于构建金属柱213，其可充当用于在柱213之间准确放置两个或更多个基管芯102的基准（fiducial）。柱213可使用常规方法来制造。在某些示例中，金属柱可提供异构芯片封装100的主表面之间的功能连接，例如，以用于将异构芯片封装100与其他组件堆叠。
[0015]可使用常规方法将基管芯102定位并附接到种子层210。在某些示例中，可使用第二粘合剂214将基管芯102附接到种子层。在某些示例中，制造衬底211是诸如玻璃之类的尺寸稳定的衬底。如上文所讨论的，每个基管芯102可提供用于其上连接的精细节点芯片104的第一互连215以及基管芯102的第一侧与基管芯102的第二侧之间的一些直通连接216。
[0016]在图2B处，在将基管芯102放置在种子层210上之后，可诸如通过模制来制造介电材料217以覆盖基管芯102。然后，可研磨或蚀刻介电材料217以露出每个基管芯10本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片封装，所述芯片封装包括：模制材料中的基管芯，所述基管芯包括互连；所述模制材料中的金属功能连接，所述金属功能连接在侧面邻近所述基管芯；电耦合至所述基管芯的第一芯片；电耦合至所述基管芯的第二芯片，所述第二芯片通过所述基管芯中的所述互连而被电耦合至所述第一芯片；以及所述第一芯片和所述第二芯片之间的并且与所述第一芯片和所述第二芯片接触的介电材料，所述介电材料具有与所述第一芯片的上表面共平面的上表面。2.如权利要求1所述的芯片封装，其中，所述金属功能连接具有至少等于所述模制材料的厚度的高度。3.如权利要求1所述的芯片封装，其中，所述基管芯与所述模制材料直接接触，并且其中，所述金属功能连接与所述模制材料直接接触。4.如权利要求1所述的芯片封装，进一步包括：包括互连的层，所述层垂直地在所述基管芯下方。5.如权利要求1所述的芯片封装，进一步包括：所述模制材料中的第二基管芯，所述第二基管芯在侧面与所述基管芯间隔开。6.如权利要求5所述的芯片封装，进一步包括：电耦合至所述第二基管芯的第三芯片。7.如权利要求1所述的芯片封装，其中，所述基管芯包括多个直通互连。8.如权利要求1所述的芯片封装，其中，所述基管芯是无源管芯。9.如权利要求1所述的芯片封装，其中，所述基管芯是有源管芯。10.如权利要求9所述的芯片封装，其中，所述第一芯片具有小于所述基管芯的晶体管间距的晶体管间距。11.如权利要求1所述的芯片封装，其中，所述介电材料的所述上表面与所述第二芯片的上表面共平面。12.如权利要求1所述的芯片封装，其中，所述第一芯片和所述第二芯片完全在所述基管芯的占用区内。13.如权利要求1所述的芯片封装，其中，所述第...

【专利技术属性】
技术研发人员：SV皮塔姆巴拉姆，段刚，D库尔卡尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：