一种I、Q路DAC同步设计方法技术

本发明专利技术一种I、Q路DAC同步设计方法。在设计中，需要使用数字、模拟变换将多个电平的数字基带信号转换为模拟信号发送至IQ矢量调制器形成射频信号发送，需要保证IQ矢量相位，就需要I、Q两路的DAC同步工作，但是I路和Q路使用两个独立的MUXDAC，这样就需要一种方式将两个独立工作的DAC联系起来，并且能够判断出是否实现同步工作。本发明专利技术中采用两个DAC的输出时钟与数据的关联特性，将两个DAC的输出时钟进行比较，使用DAC输出时钟的2倍频的8相位时钟采样判断判断DAC工作是否同步，可以在设计实现上用较低频率实现高频数据的处理。上用较低频率实现高频数据的处理。上用较低频率实现高频数据的处理。

【技术实现步骤摘要】
一种I、Q路DAC同步设计方法


[0001]本专利技术涉及一种I、Q路DAC的同步设计方法，可应用于无线、卫星和地面通信系统高速DAC接口设计中。

技术介绍

[0002]在卫星通信系统数据传输设计中，需要使用数字、模拟变换将多个电平的数字基带信号转换为模拟信号发送至IQ矢量调制器形成射频信号发送，需要保证IQ矢量相位，就需要I、Q两路的DAC同步工作，但是I路和Q路使用两个独立的MUXDAC，需要一种方式将两个独立工作的DAC联系起来，并且能通过方法实现同步工作。如果工作频率低，两个独立工作的DAC能够在同一个时钟周期内采样到对应的IQ数据，但在工作速率高的情况下，如传输1.5Gsps数据时，在DACMUX4条件下，工作频率要达到375MHz，必须考虑IQ矢量的同步问题。

技术实现思路

[0003]本专利技术解决的技术问题是：克服现有技术的不足，提出一种I、Q路DAC同步设计方法，将两个独立工作的DAC利用其输出时钟联系起来并通过时钟比较及判断使DAC达到同步工作，方法简单易于实现，同时采用频率为DAC输出时钟的2倍的8相位时钟采样，可用1/8的频率实现高频采样需求，降低了电路内部的时序难度，同时保证了采样精度，并且延迟模块采用反馈设计法，在调节延迟的同时，可以克服在不同电压、不同温度下延迟的变化趋向性。
[0004]本专利技术的具体解决方案是：一种I、Q路DAC同步设计方法，包括以下步骤：
[0005](1)将两个独立工作的DAC工作模式设置相同，将两个DAC的输出时钟进行比较；r/>[0006](2)对步骤(1)得到的比较结果进行采样；
[0007](3)根据采样结果判断DAC工作是否同步，如果同步，则保持工作状态，如果不同步，则产生复位指示信号并进行计数，当计数达到预定值时还是不能同步，则调整延迟模块。
[0008]需要I、Q两路的DAC同步工作，且I路和Q路使用两个独立的MUXDAC。
[0009]将两个DAC的输出时钟采用比较器CLKXOR2进行比较。
[0010]两个独立工作的DAC的输出时钟到比较器CLKXOR2的输入端延迟相等，包含芯片外和芯片内的延迟，且使延迟越短越好，以减小不同电压、不同温度条件下引起的延迟差异。
[0011]步骤(2)中采用频率是DAC输出时钟2倍的8相位时钟对步骤(1)得到的比较结果进行采样。
[0012]所述8相位时钟包括0度、45度、90度、135度、180度、225度、270度、315度8个相位时钟。
[0013]所述8个相位时钟在采样时延迟相等。
[0014]所述步骤(3)根据采样结果判断DAC工作是否同步的实现方式为：根据步骤(2)的结果判断DAC工作是否同步，切换到同一时钟下进行判断，正确采样后判断是否达到同步要
求，即两个DAC输出时钟的相位是否一致，如果达到同步，则保持当前状态，如果未达到同步，则产生指示信号，对两个DAC同时复位，并且计数，若达到额定数量还是不能同步，则调整延迟模块，调整延迟后，重复步骤(2)和步骤(3)，直至达到同步为止。
[0015]所述调整延迟模块，具体为增加延迟或减少延迟，并且以小于80ps的精度逐步调整。
[0016]本专利技术与现有技术相比具有如下有益效果：
[0017]本专利技术通过对两个独立DAC输出时钟的通过CLKXOR2比较，采用频率为DAC输入时钟2倍的8相位时钟进行采样，在低频下进行结果判断是否同步，方法简单易实现，保证了采样精度，而且对时序要求相对较低，是一种有效且方便实用的设计方法。
附图说明
[0018]图1为本专利技术原理示意图。
[0019]图2为流程示意图。
具体实施方式
[0020]本专利技术一种I、Q路DAC同步设计方法，包括以下步骤：
[0021](1)将两个独立工作的DAC工作模式设置相同，将两个DAC的输出时钟进行比较；
[0022](2)对步骤(1)得到的比较结果进行采样；
[0023](3)根据采样结果判断DAC工作是否同步，如果同步，则保持工作状态，如果不同步，则产生复位指示信号并进行计数，当计数达到预定值时还是不能同步，则调整延迟模块。
[0024]需要I、Q两路的DAC同步工作，且I路和Q路使用两个独立的MUXDAC。
[0025]将两个DAC的输出时钟采用比较器CLKXOR2进行比较。
[0026]两个独立工作的DAC的输出时钟到比较器CLKXOR2的输入端延迟相等，包含芯片外和芯片内的延迟，且使延迟越短越好，以减小不同电压、不同温度条件下引起的延迟差异。
[0027]步骤(2)中采用频率是DAC输出时钟2倍的8相位时钟对步骤(1)得到的比较结果进行采样。
[0028]8相位时钟包括0度、45度、90度、135度、180度、225度、270度、315度8个相位时钟。8个相位时钟在采样时延迟相等。
[0029]步骤(3)根据采样结果判断DAC工作是否同步的实现方式为：根据步骤(2)的结果判断DAC工作是否同步，切换到同一时钟下进行判断，正确采样后判断是否达到同步要求，即两个DAC输出时钟的相位是否一致，如果达到同步，则保持当前状态，如果未达到同步，则产生指示信号，对两个DAC同时复位，并且计数，若达到额定数量还是不能同步，则调整延迟模块，调整延迟后，重复步骤(2)和步骤(3)，直至达到同步为止。
[0030]调整延迟模块，具体为增加延迟或减少延迟，并且以小于80ps的精度逐步调整。
[0031]下面结合附图1、2和具体实施了对本专利技术作进一步详细的描述：
[0032](1)将两个独立工作的DAC工作模式设置完全相同，两个独立工作的DAC的输出时钟DA1_CLK、DA2_CLK到比较器CLKXOR2的输入端延迟相等，包含芯片外和芯片内的延迟，且使延迟越短越好，以减小不同电压、不同温度条件下引起的延迟差异。
[0033](2)采用频率是DAC输出时钟2倍的8相位时钟对上述步骤1的比较结果进行采样，8相位时钟包括0度、45度、90度、135度、180度、225度、270度、315度8个相位时钟，即图中CLK0、CLK45、CLK90、CLK135、CLK180、CLK225、CLK270、CLK315，在设计中要求8个相位的时钟在采样时延迟相等。
[0034](3)根据采样的结果compared_0、compared_45、compared_90、compared_135、compared_180、compared_225、compared_270、compared_315判断DAC工作是否同步，切换到同一时钟下进行判断，正确采样后判断是否达到同步要求，如果达到同步，则保持当前状态，如果未达到同步，则产生指示信号，对两个DAC同时复位，并且计数，达到一定数量还是不能同步，则调整延迟模块，延迟模块可增加延迟或减少延迟，并且以小于80ps的精度逐步调整，调整延迟后，重复步骤(2)和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种I、Q路DAC同步设计方法，其特征在于包括以下步骤：(1)将两个独立工作的DAC工作模式设置相同，将两个DAC的输出时钟进行比较；(2)对步骤(1)得到的比较结果进行采样；(3)根据采样结果判断DAC工作是否同步，如果同步，则保持工作状态，如果不同步，则产生复位指示信号并进行计数，当计数达到预定值时还是不能同步，则调整延迟模块。2.根据权利要求1所述的一种I、Q路DAC同步设计方法，其特征在于：需要I、Q两路的DAC同步工作，且I路和Q路使用两个独立的MUXDAC。3.根据权利要求2所述的一种I、Q路DAC同步设计方法，其特征在于：将两个DAC的输出时钟采用比较器CLKXOR2进行比较。4.根据权利要求3所述的一种I、Q路DAC同步设计方法，其特征在于：两个独立工作的DAC的输出时钟到比较器CLKXOR2的输入端延迟相等，包含芯片外和芯片内的延迟，且使延迟越短越好，以减小不同电压、不同温度条件下引起的延迟差异。5.根据权利要求1所述的一种I、Q路DAC同步设计方法，其特征在于：步骤(2)中采用频率是DAC输出时钟2倍的...

【专利技术属性】
技术研发人员：谷艳，陈雷，华璐，刘风华，王琰，刘亚鹏，行涛，谢应辉，王兆辉，乐立鹏，马城城，方新嘉，王伊卜，
申请(专利权)人：北京微电子技术研究所，
类型：发明
国别省市：