一种解码的方法、系统、设备和存储介质技术方案

技术编号:34744677 阅读:19 留言:0更新日期:2022-08-31 18:38
本发明专利技术提供一种解码的方法、系统、设备和存储介质,方法包括:在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,响应于检测到连续第一数量个低电平,确定检测到帧尾;在所述帧尾的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,响应于检测到连续第二数量个高电平,确定检测到帧头;在所述帧头的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定译码的SDA值;以及在所述SDA值的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定译码的HPD值。本发明专利技术基于特定的串行编码格式,实现了解码,经过产品的高低温及重复性测试,均能实现稳定运行。均能实现稳定运行。均能实现稳定运行。

【技术实现步骤摘要】
一种解码的方法、系统、设备和存储介质


[0001]本专利技术涉及通信领域,更具体地,特别是指一种解码的方法、系统、设备和存储介质。

技术介绍

[0002]在一般的通信中,源和显示端只需要HDMI线就可以,但在一些特定的应用场所,对传输距离要求长达300米左右,这样常规的HDMI直连线的方式就无法满足需求,需要用光纤传输的方式,在发送端和接收端添加控制器,控制器负责信号的串并转换,硬件实现光电转换。由于成本及尺寸限制,选用CPLD作为控制器。需要根据特定的编解码格式进行数据的传输,TX CPLD就需要对TX CPLD的GPIO TX_SI信号进行解码。稳定高效的解码算法对产品是至关重要的,解码算法编写不精确,直接导致解码失败,导致无法实现通讯,高低温下更无法工作。

技术实现思路

[0003]有鉴于此,本专利技术实施例的目的在于提出一种解码的方法、系统、计算机设备及计算机可读存储介质,本专利技术提供一种针对本专利技术实施例编码方式的高效稳定的解码方式,能够在常温及高低温环境下通过稳定性测试,TX CPLD可以将TX_SI的串行信号进行解析,获得SDA、HPD等数据信号。
[0004]基于上述目的,本专利技术实施例的一方面提供了一种解码的方法,包括如下步骤:在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,响应于检测到连续第一数量个低电平,确定检测到帧尾;在所述帧尾的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,响应于检测到连续第二数量个高电平,确定检测到帧头;在所述帧头的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定译码的SDA值;以及在所述SDA值的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定译码的HPD值。
[0005]在一些实施方式中,所述方法还包括:在所述HPD值的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定预留数据的值,并计数四个CPLD的时钟信号。
[0006]在一些实施方式中,所述响应于检测到连续第一数量个低电平,确定检测到帧尾包括:响应于在CPLD的时钟信号的上升沿所述发送端的输入信号为低电平,则对第一寄存器累加一;以及响应于所述第一寄存器的值等于三,则认为检测到帧尾并对所述第一寄存器清零。
[0007]在一些实施方式中,所述根据第二个输入信号的值确定译码的SDA值包括:响应于在CPLD的时钟信号的上升沿每读取一个所述发送端的输入信号,则对第一寄存器累加一,并将读取的数据从低到高依次存入第二寄存器;以及响应于所述第一寄存器的值等于三,根据所述第二寄存器中第二个值确定译码的SDA值。
[0008]本专利技术实施例的另一方面,提供了一种解码的系统,包括:帧尾模块,配置用于在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,响应于检测到连续第一数量个低电平,确定检测到帧尾;帧头模块,配置用于在所述帧尾的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,响应于检测到连续第二数量个高电平,确定检测到帧头;第一译码模块,配置用于在所述帧头的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定译码的SDA值;以及第二译码模块,配置用于在所述SDA值的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定译码的HPD值。
[0009]在一些实施方式中,所述系统还包括预留模块,配置用于:在所述HPD值的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定预留数据的值,并计数四个CPLD的时钟信号。
[0010]在一些实施方式中,所述帧尾模块配置用于:响应于在CPLD的时钟信号的上升沿所述发送端的输入信号为低电平,则对第一寄存器累加一;以及响应于所述第一寄存器的值等于三,则认为检测到帧尾并对所述第一寄存器清零。
[0011]在一些实施方式中,所述第一译码模块配置用于:响应于在CPLD的时钟信号的上升沿每读取一个所述发送端的输入信号,则对第一寄存器累加一,并将读取的数据从低到高依次存入第二寄存器;以及响应于所述第一寄存器的值等于三,根据所述第二寄存器中第二个值确定译码的SDA值。
[0012]本专利技术实施例的又一方面,还提供了一种计算机设备,包括:至少一个处理器;以及存储器,所述存储器存储有可在所述处理器上运行的计算机指令,所述指令由所述处理器执行时实现如上方法的步骤。
[0013]本专利技术实施例的再一方面,还提供了一种计算机可读存储介质,计算机可读存储介质存储有被处理器执行时实现如上方法步骤的计算机程序。
[0014]本专利技术具有以下有益技术效果:提供一种针对本专利技术实施例编码方式的高效稳定的解码方式,能够在常温及高低温环境下通过稳定性测试,TX CPLD可以将TX_SI的串行信号进行解析,获得SDA、HPD等数据信号。
附图说明
[0015]为了更清楚地说明本专利技术实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本专利技术的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的实施例。
[0016]图1为本专利技术提供的解码的方法的实施例的示意图;
[0017]图2为本专利技术提供的解码的系统的实施例的示意图;
[0018]图3为本专利技术提供的解码的计算机设备的实施例的硬件结构示意图;
[0019]图4为本专利技术提供的解码的计算机存储介质的实施例的示意图。
具体实施方式
[0020]为使本专利技术的目的、技术方案和优点更加清楚明白,以下结合具体实施例,并参照
附图,对本专利技术实施例进一步详细说明。
[0021]需要说明的是,本专利技术实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量,可见“第一”“第二”仅为了表述的方便,不应理解为对本专利技术实施例的限定,后续实施例对此不再一一说明。
[0022]本专利技术实施例的第一个方面,提出了一种解码的方法的实施例。图1示出的是本专利技术提供的解码的方法的实施例的示意图。如图1所示,本专利技术实施例包括如下步骤:
[0023]S1、在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,响应于检测到连续第一数量个低电平,确定检测到帧尾;
[0024]S2、在所述帧尾的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,响应于检测到连续第二数量个高电平,确定检测到帧头;
[0025]S3、在所述帧头的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定译码的SDA值;以及
[0026]S4、在所述SDA值的后方在CPLD的时钟信号的上升沿对发本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种解码的方法,其特征在于,包括如下步骤:在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,响应于检测到连续第一数量个低电平,确定检测到帧尾;在所述帧尾的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,响应于检测到连续第二数量个高电平,确定检测到帧头;在所述帧头的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定译码的SDA值;以及在所述SDA值的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定译码的HPD值。2.根据权利要求1所述的方法,其特征在于,所述方法还包括:在所述HPD值的后方在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,根据第二个输入信号的值确定预留数据的值,并计数四个CPLD的时钟信号。3.根据权利要求1所述的方法,其特征在于,所述响应于检测到连续第一数量个低电平,确定检测到帧尾包括:响应于在CPLD的时钟信号的上升沿所述发送端的输入信号为低电平,则对第一寄存器累加一;以及响应于所述第一寄存器的值等于三,则认为检测到帧尾并对所述第一寄存器清零。4.根据权利要求1所述的方法,其特征在于,所述根据第二个输入信号的值确定译码的SDA值包括:响应于在CPLD的时钟信号的上升沿每读取一个所述发送端的输入信号,则对第一寄存器累加一,并将读取的数据从低到高依次存入第二寄存器;以及响应于所述第一寄存器的值等于三,根据所述第二寄存器中第二个值确定译码的SDA值。5.一种解码的系统,其特征在于,包括:帧尾模块,配置用于在CPLD的时钟信号的上升沿对发送端的输入信号进行读取并检测,响应于检测到连续第一数量个低电平,确定检测到帧尾;帧头模块,配置用于在所述帧尾的后方在CPLD的时钟信号的...

【专利技术属性】
技术研发人员:张叶梅
申请(专利权)人:苏州浪潮智能科技有限公司
类型:发明
国别省市:

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