本发明专利技术提供了一种适用于多板卡的时钟同步校准方法及装置，方法应用于包括主板、背板及多个子板的系统中，方法包括控制主板与子板的时钟模块走线长度，并获取主板和子板的时钟信号，对不同相位的时钟信号独立调整以实现所有时钟信号的同相，进而完成对时钟的同步校准。本发明专利技术提供的方法可适应不同类型的业务板模块，保证时钟到不同业务板模块均可实现同源同频同相，输出时钟通道数量可根据实际进行自由组合或增减，不受业务板模块数量限制，同时能够简化主板和子板的互联背板PCB走线设计。能够简化主板和子板的互联背板PCB走线设计。能够简化主板和子板的互联背板PCB走线设计。
【技术实现步骤摘要】
一种适用于多板卡的时钟同步校准方法及装置
[0001]本专利技术属于通信
，具体涉及一种适用于多板卡的时钟同步校准方法及装置。
技术介绍
[0002]在主从结构的系统中，通信设备一般由一块主控板、背板和多块业务板组成。通常情况下，主控板控制整个网络设备的运行， 业务板则负责数据转发的工作，主控板需要通过背板对业务板进行管理，以保证整个系统的正常运行。
[0003]但是，随着系统复杂度的增加，业务板模块数量将大幅增加，在规模较大的系统中，业务板模块数量通常在几十块以上；另一方面，随着业务功能的变化，业务板模块内部一般会包含多片处理器芯片，且业务板的类型可能各不相同。如何保证主控板模块与多块业务板模块、业务板模块内部各FPGA之间进行稳定可靠的高速通信成为设计中不可规避的问题。
[0004]采用同步时钟系统，为各板卡提供同源同频同相时钟为当下的最优方案，但现有技术中，同步时钟系统的精度仍不够高，使同步时钟系统真正同频同相、时钟之间无延迟、保证可靠通信依旧较难实现。
技术实现思路
[0005]为了克服上述现有技术的缺陷，本专利技术提出一种适用于多板卡的时钟同步系统及其校准方法，采用同源时钟方案，通过校准保证主控板模块到各个业务板模块内部处理器的时钟信号同源同频同相，精度可达ps级别，可满足高速serdes信号传输要求，实现无误码高速稳定通信。
[0006]具体通过以下技术方案实现：本专利技术提出了一种适用于多板卡的时钟同步校准方法，应用于包括主板、背板及多个子板的系统中；所述主板中设置有第一时钟模块、第一校准接口和主板处理器；所述第一时钟模块通过多个信号通道输出多路主时钟信号，其中一路所述主时钟信号输出至所述主板处理器，另一路所述主时钟信号输出至所述第一校准接口，其余路所述主时钟信号均连接所述背板；各所述子板均设置有第二时钟模块、第二校准接口和至少一个子板处理器；各所述第二时钟模块的输入端均通过所述背板连接一所述主时钟信号，不同的所述第二时钟模块连接不同的所述主时钟信号；所述第二时钟模块基于输入端输入的主时钟信号输出多路子时钟信号；所述第二校准接口及至少一个子板处理器各自连接一不同的所述子时钟信号；该方法包括：控制第一长度差与第二长度差相同；所述第一长度差为所述第一时钟模块到所述第一校准接口的走线长度与所述第一时钟模块到所述主板处理器的走线长度的差值；所述第二长度差为所述第二时钟模块到所述第二校准接口的走线长度与所述第二时钟模块到任一所述子板处理器的走线长度的差值；
同时获取所述第一校准接口的主时钟信号，及各所述第二校准接口输出的子时钟信号；若存在所述子时钟信号与所述主时钟信号不同相位，则设置与所述主时钟信号不同相位的所述子时钟信号为待调整信号，并确定所述待调整信号对应的所述信号通道；各所述信号通道均设置有用于对所述主时钟信号进行时间延迟处理的时延模块；通过调整所确定的所述信号通道中的时延模块，使得所述待调整信号的相位与所述主时钟信号的相位相同，完成时钟同步校准。
[0007]进一步地，所述第一时钟模块设置有本地晶振、外部参数时钟输入模块、PLL模块、分频模块、多个信号通道；所述PLL模块连接所述本地晶振或外部参数时钟输入模块；所述分频模块连接所述PLL模块；所有的所述信号通道连接所述分频模块。
[0008]优选地，所述第一时钟模块的数量为多个，其中一个为主模块，其它为子模块；其中，所述主模块分别连接各所述子模块；在各所述子模块内，所述PLL模块均连接所述外部参数时钟输入模块，所述外部参数时钟输入模块连接所述主模块上一所述信号通道的输出端；不同所述子模块内的所述外部参数时钟连接所述主模块上不同的信号通道。
[0009]具体地，所述信号通道包括：所述时延模块及输出端，所述时延模块连接所述分频模块，所述输出端连接所述时延模块。
[0010]优选地，所述第一时钟模块、所述第二时钟模块均采用差分模式输出，输出的时钟信号配置成CML、LVDS或LVPECL信号标准。
[0011]本专利技术还提出了一种适用于多板卡的时钟同步校准装置，应用于包括主板、背板及多个子板的系统中；所述主板中设置有第一时钟模块、第一校准接口和主板处理器；所述第一时钟模块通过多个信号通道输出多路主时钟信号，其中一路所述主时钟信号输出至所述主板处理器，另一路所述主时钟信号输出至所述第一校准接口，其余路所述主时钟信号均连接所述背板；各所述子板均设置有第二时钟模块、第二校准接口和至少一个子板处理器；各所述第二时钟模块的输入端均通过所述背板连接一所述主时钟信号，不同的所述第二时钟模块连接不同的所述主时钟信号；所述第二时钟模块基于输入端输入的主时钟信号输出多路子时钟信号；所述第二校准接口及至少一个子板处理器各自连接一不同的所述子时钟信号；该装置包括：控制模块，用于控制第一长度差与第二长度差相同；所述第一长度差为所述第一时钟模块到所述第一校准接口的走线长度与所述第一时钟模块到所述主板处理器的走线长度的差值；所述第二长度差为所述第二时钟模块到所述第二校准接口的走线长度与所述第二时钟模块到任一所述子板处理器的走线长度的差值；信号获取模块，用于同时获取所述第一校准接口的主时钟信号，及各所述第二校准接口输出的子时钟信号；确定模块，用于若存在所述子时钟信号与所述主时钟信号不同相位，则设置与所述主时钟信号不同相位的所述子时钟信号为待调整信号，并确定所述待调整信号对应的所述信号通道；各所述信号通道均设置有用于对所述主时钟信号进行时间延迟处理的时延模
块；同步校准模块，用于通过调整所确定的所述信号通道中的时延模块，使得所述待调整信号的相位与所述主时钟信号的相位相同，完成时钟同步校准。
[0012]进一步地，所述第一时钟模块设置有本地晶振、外部参数时钟输入模块、PLL模块、分频模块、多个信号通道；所述PLL模块连接所述本地晶振或外部参数时钟输入模块；所述分频模块连接所述PLL模块；所有的所述信号通道连接所述分频模块。
[0013]优选地，所述第一时钟模块的数量为多个，其中一个为主模块，其它为子模块；其中，所述主模块分别连接各所述子模块；在各所述子模块内，所述PLL模块均连接所述外部参数时钟输入模块，所述外部参数时钟输入模块连接所述主模块上一所述信号通道的输出端；不同所述子模块内的所述外部参数时钟连接所述主模块上不同的信号通道。
[0014]具体地，所述信号通道包括：所述时延模块及输出端，所述时延模块连接所述分频模块，所述输出端连接所述时延模块。
[0015]优选地，所述第一时钟模块还包括第一输出模块，所述第二时钟模块还包括第二输出模块，所述第一输出模块、所述第二输出模块均采用差分模式输出，所述第一输出模块、所述第二输出模块输出的时钟信号配置成CML、LVDS或LVPECL信号标准。
[0016]本专利技术至少具有以下有益效果：本专利技术提出的方法可适应不同类型的业务板模块，主板到各子板的时钟无需进行等长设计，降低PCB走线难度，通过校准保证了主控板模块到各个业务板模块内部处理器的时钟信号同源同频同相，精度可本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种适用于多板卡的时钟同步校准方法，其特征在于，应用于包括主板、背板及多个子板的系统中；所述主板中设置有第一时钟模块、第一校准接口和主板处理器；所述第一时钟模块通过多个信号通道输出多路主时钟信号，其中一路所述主时钟信号输出至所述主板处理器，另一路所述主时钟信号输出至所述第一校准接口，其余路所述主时钟信号均连接所述背板；各所述子板均设置有第二时钟模块、第二校准接口和至少一个子板处理器；各所述第二时钟模块的输入端均通过所述背板连接一所述主时钟信号，不同的所述第二时钟模块连接不同的所述主时钟信号；所述第二时钟模块基于输入端输入的主时钟信号输出多路子时钟信号；所述第二校准接口及至少一个子板处理器各自连接一不同的所述子时钟信号；该方法包括：控制第一长度差与第二长度差相同；所述第一长度差为所述第一时钟模块到所述第一校准接口的走线长度与所述第一时钟模块到所述主板处理器的走线长度的差值；所述第二长度差为所述第二时钟模块到所述第二校准接口的走线长度与所述第二时钟模块到任一所述子板处理器的走线长度的差值；同时获取所述第一校准接口的主时钟信号，及各所述第二校准接口输出的子时钟信号；若存在所述子时钟信号与所述主时钟信号不同相位，则设置与所述主时钟信号不同相位的所述子时钟信号为待调整信号，并确定所述待调整信号对应的所述信号通道；各所述信号通道均设置有用于对所述主时钟信号进行时间延迟处理的时延模块；通过调整所确定的所述信号通道中的时延模块，使得所述待调整信号的相位与所述主时钟信号的相位相同，完成时钟同步校准。2.根据权利要求1所述的适用于多板卡的时钟同步校准方法，其特征在于，所述第一时钟模块设置有本地晶振、外部参数时钟输入模块、PLL模块、分频模块、多个信号通道；所述PLL模块连接所述本地晶振或外部参数时钟输入模块；所述分频模块连接所述PLL模块；所有的所述信号通道连接所述分频模块。3.根据权利要求1或2所述的适用于多板卡的时钟同步校准方法，其特征在于，所述第一时钟模块的数量为多个，其中一个为主模块，其它为子模块；其中，所述主模块分别连接各所述子模块；在各所述子模块内，所述PLL模块均连接所述外部参数时钟输入模块，所述外部参数时钟输入模块连接所述主模块上一所述信号通道的输出端；不同所述子模块内的所述外部参数时钟连接所述主模块上不同的信号通道。4.根据权利要求2所述的适用于多板卡的时钟同步校准方法，其特征在于，所述信号通道包括：所述时延模块及输出端，所述时延模块连接所述分频模块，所述输出端连接所述时延模块。5.根据权利要求1所述的适用于多板卡的时钟同步校准方法，其特征在于，所述第一时钟模块、所述第二时钟模块均采用差分模式输出，输出的时钟信号配置成CML、LVDS或LVPECL信号标准。6.一种适用于多板卡的时钟同步校准装置，其特征在于，应用于包括主板、背板及多个
子板的系...
【专利技术属性】
技术研发人员：凌云，邬刚，
申请(专利权)人：杭州加速科技有限公司，
类型：发明
国别省市：
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