辅助CPU工作状态的检测方法、系统、组件及多CPU设备技术方案

本发明专利技术公开了一种辅助ＣＰＵ工作状态的检测方法和检测系统，还公开了一种多ＣＰＵ设备以及辅助ＣＰＵ工作状态的检测组件。该检测方法适用于设有一个主ＣＰＵ和至少一个辅助ＣＰＵ的设备，在该主ＣＰＵ和各辅助ＣＰＵ启动完成后执行以下步骤：该辅助ＣＰＵ基于硬件中断定时向与其一一对应设置的第二硬件逻辑单元执行数据写入操作；与该主ＣＰＵ对应设置的第一硬件逻辑单元监控各第二硬件逻辑单元的数据写入状况；当该第一硬件逻辑单元超出预设时间未检测到某一第二硬件逻辑单元的数据写入时，识别对应的辅助ＣＰＵ异常并上报给该主ＣＰＵ。通过本发明专利技术，实现了主ＣＰＵ对辅助ＣＰＵ工作状态的快速检测，进一步保证了报文处理的高实时性；以及，不占用板间通信的带宽。

【技术实现步骤摘要】

本专利技术涉及通信设备控制技术，尤其涉及一种辅助CPU工作状态的检 测方法和检测系统，还涉及一种多CPU设备和辅助CPU工作状态的检测组件。
技术介绍
随着处理数据的不断增加，以及人们对于处理能力要求的不断提高，仅具有单一 CPU的设备已经日益难以满足实际需求，因此常常在同一设备上 设计多个CPU，外界数据通过接口器件送往各CPU，各CPU分别进行相关 业务的处理，从而实现设备处理能力的扩展。但是，由于各个CPU之间是 相互独立的，主CPU对于辅助CPU的状态并不清楚，因此当某一辅助CPU出现故障时，无法使其退出服务。为了解决上述问题，现有技术通过板间通信的方式进行CPU之间的握手，以实现对辅助CPU工作状态的检测，具体包括主控板上的主CPU通过板间通信向其他业务板上的辅助CPU发送握手报文，并对辅助CPU的板 间回应的握手报文进行统计；当发现一定时间内(比如n个握手报文的时间) 没有收到某一辅助CPU的回应时，认为该业务板的CPU工作状态异常，对其进行自动复位。上述现有技术所采用的板间通信方案虽然能够实现主CPU对辅助 CPU工作状态的检测和控制，但实时性较差，其原因主要包括以下两个方面一个方面，是握手报文本身存在的发送间隔和容错时间； 一般情况 下，主控板的主CPU每隔1秒发送一次握手报文，加上容错判断的时间 (即n次没有响应才判断异常)，因此辅助CPU工作状态的检测时间至 少是n秒；另一方面，主CPU对报文的处理是串行的，如图1所示，因此主CPU5在对握手报文的处理过程中，必然要受到其他报文处理进度的影响，难 以保证在主CPU本身对于握手报文处理的及时性，导致检测时间的进一 步延长。可以看出，现有的辅助CPU工作状态检测方案在检测实时性方面表 现不佳。对于一些具有高实时数据处理需求的网络节点设备，上述缺陷表现的尤为明显。比如，当通过OAM (Operation, Administration and Maintenance,操作、管理和维护)信元维护网络时，为了提高作为段点或者端点的网络节点 设备对于OAM信元的处理能力，需要为该网络节点相应增设辅助CPU，称 之为OAM CPU;由于OAM信元的处理实时性要求非常高，因此， 一般要 求OAM CPU对各个任务的响应时间不宜超过50ms。而采用现有的辅助CPU 工作状态检测方案，当一个辅助CPU发生异常时，仅其判定时间就需要以 秒计，再加上后续的复位或者辅助CPU切换处理等操作，显然对于一个出 现异常的辅助CPU来说，其所处理的任务是不可能在指定的时间内获得响 应的。综上所述，基于现有的辅助CPU工作状态检测方案，主CPU难以快速 检测到辅助CPU的工作状态，因此也无法快速的进行后续的复位或切换处 理，这也直接导致了网络节点处理性能的下降。
技术实现思路
本专利技术的实施例旨在提供辅助CPU工作状态的检测方案，以实现主CPU 对辅助CPU工作状态的快速检测。为实现上述目的，本专利技术的实施例提供了一种辅助CPU工作状态的检 测方法，适用于设有一个主CPU和至少一个辅助CPU的设备；在该主CPU和各辅助CPU启动完成后执行以下步骤步骤SI:该辅助CPU基于硬件中断定时向与其一一对应设置的第二硬件逻辑单元执行数据写入操作 ，步骤S2:与该主CPU对应设置的第一硬件逻辑单元监控各第二硬件逻 辑单元的数据写入状况；步骤S3:当该第一硬件逻辑单元超出预设时间未检测到某一第二硬件逻 辑单元的数据写入时，识别对应的辅助CPU异常并上报给该主CPU。本专利技术的实施例还提供了一种辅助CPU工作状态的检测系统，适用 于设有一个主CPU和至少一个辅助CPU的设备；该检测系统包括与辅助CPU —一对应连接的第二硬件逻辑单元，用于接受相应辅助CPU基于硬件中断定时的数据写入操作；与该主CPU对应连接的第一硬件逻辑单元，与各第二硬件逻辑单元连接，用于监控各第二硬件逻辑单元的数据写入情况，并在超出预设时间未检测到某一第二硬件逻辑单元的数据写入时，识别对应的辅助CPU异常并上 报给该主CPU。本专利技术的实施例还提供了一种多CPU设备，包括一个主CPU和至少 一个辅助CPU，还包括如上所述的辅助CPU工作状态的检测系统。本专利技术的实施例还提供了一种辅助CPU工作状态的检测组件，包括 一主CPU;与该主CPU对应连接的第一硬件逻辑单元，用于监控各辅助CPU对其第二硬件逻辑单元的数据写入情况，并在超出预设时间未检测到某 一第二硬件逻辑单元的数据写入时，识别对应的辅助CPU异常并上报给主 CPU。本专利技术的实施例还提供了一种辅助CPU工作状态的检测组件，包括 一辅助CPU;与该辅助CPU对应连接的第二硬件逻辑单元，用于接受该 辅助CPU基于硬件中断定时的数据写入操作，使主CPU的第一硬件逻辑单 元能够基于该数据写入操作识别所述辅助CPU的状态。由上述技术方案可知，本专利技术的实施例采用基于硬件中断的高可靠定时处理，具有以下有益效果1、 实现主CPU对辅助CPU工作状态的快速检测；2、 进一步保证了报文处理的高实时性；3、 不通过板间通信的方式进行握手，因此不占用板间通信的带宽。通过以下参照附图对优选实施例的说明，本专利技术的上述以及其它目的、 特征和优点将更加明显。附图说明图1为现有技术中主CPU对报文进行处理的示意图；图2为本专利技术所提供的辅助CPU工作状态的检测方法一实施例的流程图；图3为图2所示方法的应用示意图；图4为本专利技术所提供的辅助CPU工作状态的检测方法另一实施例的流 程图；图5A、 5B为本专利技术所提供的辅助CPU工作状态的检测方法较佳实施例 的应用示意图；图6为本专利技术所提供的辅助CPU工作状态的检测系统一实施例的框图； 图7为本专利技术所提供的辅助CPU工作状态的检测系统一具体实施例的 框图；图8为本专利技术所提供的辅助CPU工作状态的检测系统一改进实施例的 框图。具体实施方式下面将详细描述本专利技术的具体实施例。应当注意，这里描述的实施例只 用于举例说明，并不用于限制本专利技术。本专利技术的技术构思在于，处于正常工作状态的辅助CPU基于硬件的高 可靠定时中断进行数据写入，通过专有的硬件逻辑单元对CPU的硬件写入 进行响应，这样，当辅助CPU出现故障导致数据写入的中断时，硬件逻辑 单元就能够迅速做出反应，从而取代现有技术中通过板间通信进行CPU间 交互的检测方式，实现对辅助CPU故障的快速检测。为了实现上述技术构思，本专利技术提供了一种辅助CPU工作状态的检 测方法，适用于设有一个主CPU和至少一个辅助CPU的设备，用于实现2 个或者多个CPU的快速握手。需要指出，多个CPU的具体排列方式并 不影响本专利技术技术方案的实现，比如，多个CPU可以在同一个单板上，也可以在不同的单板上通过总线连接起来。该辅助CPU工作状态的检测方法一实施例如图2所示，在主CPU和各辅助CPU启动完成后执行以下步骤步骤Sl:辅助CPU基于硬件中断定时向与其一一对应设置的第二硬件 逻辑单元执行数据写入操作；在本步骤S1中，第二硬件逻辑单元可以是可编程逻辑器件，通过逻辑 实现一个寄存器的功能，接受辅助CPU基于硬件中断定时写入的数据；由 于硬件中断由硬件保证触发，因此具有高可靠性。较佳的，辅助CPU是基于TICK中断(俗称滴答中断)定时向与其第本文档来自技高网...

【技术保护点】
一种辅助ＣＰＵ工作状态的检测方法，适用于设有一个主ＣＰＵ和至少一个辅助ＣＰＵ的设备；其特征在于，在所述主ＣＰＵ和各辅助ＣＰＵ启动完成后执行以下步骤：步骤Ｓ１：所述辅助ＣＰＵ基于硬件中断定时向与其一一对应设置的第二硬件逻辑单元执行数据写入操作；步骤Ｓ２：与所述主ＣＰＵ对应设置的第一硬件逻辑单元监控各第二硬件逻辑单元的数据写入状况；步骤Ｓ３：当所述第一硬件逻辑单元超出预设时间未检测到某一第二硬件逻辑单元的数据写入时，识别对应的辅助ＣＰＵ异常并上报给所述主ＣＰＵ。

【技术特征摘要】

【专利技术属性】
技术研发人员：王钛，
申请(专利权)人：杭州华三通信技术有限公司，
类型：发明
国别省市：86[中国|杭州]