半导体结构制造技术

本实用新型专利技术公开了一种半导体结构，包含一衬底，具有多个凹槽与有源区、多条位线沿着一第一方向等间隔排列在该存储单元区上并往一与该第一方向正交的第二方向延伸，且该位线经由一该凹槽电性连接到该衬底中的一有源区、以及一虚设位线，位于该些位线在该第一方向上的一最外侧并往该第二方向延伸，其中，该虚设位线在该第一方向上的宽度大于该些位线在该第一方向上的宽度，该虚设位线与该些位线具有同样的组成与层结构。样的组成与层结构。样的组成与层结构。

【技术实现步骤摘要】
半导体结构


[0001]本技术所公开的实施方式涉及一种半导体结构，更具体来说，其涉及一种具有不同宽度的位线的半导体结构。

技术介绍

[0002]存储器件是一种集成电路，其通常在计算机系统中用来存储数据，制作成一或多个具有个别存储单元的数组型态。存储器件可使用位线(也可称为数位线、数据线或读出线)与字线(也可称为存取线)来进行写入与读取的动作，其中位线可沿着矩阵的纵列电连接到存储单元，而字线可沿着矩阵的横列电连接到存储单元。每个存储单元都可经由一条位线与一条字线的组合来个别寻址。
[0003]存储器件可为易失性、半易失性或是非易失性性质。在没有供电的情况下，非易失性的存储器件可以存储数据达一段很长的时间，易失性的存储器件所存储的数据则是会消散，因此需要透过不断的刷新/重写来维持其数据存储。存储器件会使用电容器等部件来存储电荷，通过读取电容器的电荷来判定存储单元是位于哪一种存储态，例如“0”或“1的存储态”，以此达到数据存储与读取的目的。存储器件中也会具有晶体管等电子部件来控制栅极的开关以及电荷的存储与释放与否。存储器件的存储单元数组区的周边会有外围电路区的存在，位线与字线会从存储数组区延伸至所述外围电路区，并在该区经由其他导线以及接触件等互连结构电性连接到外部电路。
[0004]在制作存储器件或其他电路时，使其部件不断地微缩、变得更为紧密、以达到更高的单位面积存储容量一直是业界努力不变的目标。然而，随着存储器件不断地微缩，其制作工艺中也会遇到许多有待克服的问题，例如图形密度不同所导致的微负载效应，或是各部件之间过于紧密而导致布局空间不足的问题。本技术的动机即为要克服上述电路制作时所遇到的一些问题。

技术实现思路

[0005]本技术提出了一种新颖的半导体结构及其制作方法，其特征在于位于最外侧的虚设位线具有较大的宽度，且有不同的间隔壁型态，可以解决器件微负载效应的问题。
[0006]本技术的面向之一在于提出一种半导体结构，其特征在于，包含一衬底，该衬底上界定有一存储单元区，且该衬底更具有多个凹槽、多条位线沿着一第一方向等间隔排列在该存储单元区上并往一与该第一方向正交的第二方向延伸，且该位线经由一该凹槽电性连接到该衬底中的一有源区、以及一虚设位线位于该些位线在该第一方向上的一最外侧并往该第二方向延伸，其中该虚设位线在该第一方向上的宽度大于该位线在该第一方向上的宽度，该虚设位线与该些位线具有同样的组成与层结构，且部分的该虚设位线位于一该凹槽中并与该衬底中的一有源区电性连接。
[0007]本技术的另一面向在于提出一种半导体结构的制作方法，其特征在于，包含提供一衬底，该衬底上界定有一存储单元区，且该衬底更具有多个凹槽、在该衬底上形成位
线材料层、在该位线材料层上形成多条位线屏蔽图案，其中该些位线屏蔽图案沿着一第一方向等间隔排列在该存储单元区上并往一与该第一方向正交的第二方向延伸、在该些位线屏蔽图案上形成一光阻，其中该光阻覆盖了该存储单元区以外的区域以及位于该第一方向上最外侧的该位线屏蔽图案，但裸露出其他的该些位线屏蔽图案、以及以该光阻以及该些位线屏蔽图案为刻蚀掩膜来刻蚀该位线材料层，如此形成多条位线以及位于该些位线在该第一方向上最外侧的虚设位线，其中该些位线以及该虚设位线往该第二方向延伸，且该位线经由一该凹槽电性连接到一有源区域，该虚设位线在该第一方向上的宽度大于该位线在该第一方向上的宽度，且该虚设位线与该些位线具有同样的组成与层结构，且部分的该虚设位线位于一该凹槽中并与一有源区电性连接。
[0008]本技术的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的较佳实施例之细节说明后应可变得更为明了显见。
附图说明
[0009]本说明书含有附图并于文中构成了本说明书之一部分，俾使阅者对本技术实施例有进一步的了解。该些图示系描绘了本技术一些实施例并连同本文描述一起说明了其原理。在该些图示中：
[0010]图1A、图2A以及图3A为根据本技术较佳实施例中一半导体结构的制作流程的截面示意图；
[0011]图1B、图2B以及图3B分别为以图1A、图2A以及图3A中截线A
‑
A'所做的截面示意图；
[0012]图4为根据本技术较佳实施例中一半导体结构的截面示意图；
[0013]图5为根据本技术另一实施例中一半导体结构的截面示意图；
[0014]图6为根据本技术又一实施例中一半导体结构的截面示意图；
[0015]图7为根据本技术又一实施例中一半导体结构的截面示意图；
[0016]图8为根据本技术较佳实施例中一半导体结构的截面示意图；
[0017]图9为根据本技术另一实施例中一半导体结构的截面示意图；
[0018]图10为根据本技术又一实施例中一半导体结构的截面示意图；以及
[0019]图11为根据本技术又一实施例中一半导体结构的截面示意图。
[0020]需注意本说明书中的所有图示皆为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
[0021]其中，附图标记说明如下：
[0022]100半导体衬底
[0023]100a存储单元区
[0024]100b有源区
[0025]100c有源区
[0026]102器件隔离层
[0027]103凹槽
[0028]104绝缘层
[0029]105沟槽
[0030]106接触层
[0031]108阻障层
[0032]110金属层
[0033]112硬掩膜层
[0034]114位线屏蔽图案
[0035]116光阻
[0036]118位线间隔物
[0037]119位线间隔物
[0038]120间隔壁
[0039]122间隔壁
[0040]124间隔层
[0041]126间隔层
[0042]128间隔层
[0043]130沟槽
[0044]131接触区
[0045]132多晶硅层
[0046]134硅化物层
[0047]136阻障层
[0048]138金属层
[0049]BL位线
[0050]DBL虚设位线
[0051]D1第一方向
[0052]D2第二方向
[0053]SC存储节点接触结构
[0054]W1、W2、W3、W4宽度
具体实施方式
[0055]在本说明书图示中，图1A、图2A以及图3A绘示出了根据本案较佳实施例中一半导体结构的制作流程的平面图，图1B、图2B以及图3B则分别是沿图1A、图2A以及图3A中截线A
‑
A'所做的截面图，其绘示出了本案半导体结本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包含：一衬底，该衬底上界定有一存储单元区，且该衬底更具有多个凹槽与有源区；多条位线，沿着一第一方向等间隔排列在该存储单元区上并往一与该第一方向正交的第二方向延伸；以及一虚设位线，位于该些位线在该第一方向上的一最外侧并往该第二方向延伸，其中，该虚设位线在该第一方向上的宽度大于该些位线在该第一方向上的宽度；该些位线与该虚设位线具有同样的组成与层结构，其从该衬底往上依序包含一接触层、一导电层以及一硬掩膜层，该位线的该接触层位在一该凹槽中并经由该凹槽电性连接到一该有源区且与该凹槽的侧壁形成一第一沟槽，该虚设位线的部分的该接触层位于一该凹槽中并与一该有源区电性连接且与该凹槽的侧壁形成一第二沟槽。2.如权利要求1所述的半导体结构，其特征在于，该第一沟槽的深度与该凹槽的深度相同，该第二沟槽的深度低于该第一沟槽的深度。3.如权利要求2所述的半导体结构，其特征在于，该些位线两侧的侧壁上、该虚设位线内侧的侧壁上、该第一沟槽的表面上以及该第二沟槽的表面上形成有一共形的间隔层，且更包含间隔壁形成在该些位线两侧与该虚设位线两侧的侧壁上。4.如权利要求3所述的半...

【专利技术属性】
技术研发人员：童宇诚，张钦福，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：