应用于芯片设计的触发器合并方法、装置、设备、介质及程序产品制造方法及图纸

本公开提供了一种应用于芯片设计的触发器合并方法、装置、设备、介质及程序产品。其中，应用于芯片设计的触发器合并方法包括：对应用于所述芯片设计的所有单位触发器的选型优化结果执行初步综合；响应于经所述初步综合生成的初步门级网表，接收合并约束信息；以及根据所述合并约束信息对所述初步门级网表进行再次综合，实现所述触发器合并。因此，通过针对所有单位触发器的选型优化结果的初步综合，结合基于合并约束信息的再次综合，能够实现更高的触发器合并率，从而将多触发器模块中的触发器数量降低到最低，从而降低芯片功耗。从而降低芯片功耗。从而降低芯片功耗。

【技术实现步骤摘要】
应用于芯片设计的触发器合并方法、装置、设备、介质及程序产品


[0001]本公开涉及集成电路
，尤其涉及一种应用于芯片设计的触发器合并方法、装置、设备、介质及程序产品。

技术介绍

[0002]随着集成电路工艺的发展，芯片集成度迅速上升，规模也不断扩大，带来了功耗过高的问题。芯片设计主要分为前端实现和后端实现，前端实现是从算法到RTL(即Register Transfer Level)的过程，后端实现是从RTL 到产生GDS版图文件(即GDSII流格式的数据库文件)的过程。芯片功耗过高会带来持续发热、可靠性下降、续航变短等问题。目前，超大规模的SoC(即System on Chip)芯片通常由多个IP或子模块构成，不同子模块的设计特点差异很大，而现有的后端设计技术一般采用通用的后端设计流程，难以实现芯片功耗的最优化。

技术实现思路

[0003](一)要解决的技术问题
[0004]为解决现有技术中的芯片设计方案所存在的如无法依据芯片模块的设计特点提出相应的设计方法来最大程度降低芯片实现后的功耗等技术问题至少之一，本公开提供了一种应用于芯片设计的触发器合并方法、装置、设备、介质及程序产品，以提供一种可以在芯片后端实现的改进型的触发器合并方案。
[0005](二)技术方案
[0006]本公开的第一个方面提供了一种应用于芯片设计的触发器合并方法，其中，包括：对应用于所述芯片设计的所有单位触发器的选型优化结果执行初步综合；响应于经所述初步综合生成的初步门级网表，接收合并约束信息；以及根据所述合并约束信息对所述初步门级网表进行再次综合，实现所述触发器合并。
[0007]根据本公开的实施例，在所述对应用于所述芯片设计的所有单位触发器的选型优化结果执行初步综合之前，还包括：响应于接收的寄存器传输级指令，启用所述所有单位触发器；以及遍历所述所有单位触发器中的每个单位触发器，生成所述选型优化结果。
[0008]根据本公开的实施例，在所述遍历所述所有单位触发器中的每个单位触发器，生成所述选型优化结果中，包括：当所述所有单位触发器中的一个单位触发器与预设的所有多位触发器中的至少一个多位触发器的逻辑功能对应时，确定所述一个单位触发器作为所述选型优化结果中的单位触发器。
[0009]根据本公开的实施例，在所述遍历所述所有单位触发器中的每个单位触发器，生成所述选型优化结果中，还包括：当所述所有单位触发器中的一个单位触发器与预设的所有多位触发器中的每个多位触发器的逻辑功能不对应时，禁用所述一个单位触发器。
[0010]根据本公开的实施例，在所述对应用于所述芯片设计的所有单位触发器的选型优
化结果执行初步综合中，包括：对所述选型优化结果中的所有单位触发器执行合并操作，生成初步门级网表。
[0011]根据本公开的实施例，在所述响应于经所述初步综合生成的初步门级网表，接收合并约束信息中，包括：响应于所述初步门级网表，接收合并强度约束、位宽浪费约束以及多位触发器选型约束作为所述合并约束信息。
[0012]根据本公开的实施例，在所述响应于经所述初步综合生成的初步门级网表，接收合并约束信息之前，还包括：根据多位触发器的位宽选择信息和种类选择信息生成所述多位触发器选型约束。
[0013]根据本公开的实施例，在所述根据所述合并约束信息对所述初步门级网表进行再次综合，实现所述触发器合并中，包括：根据所述合并强度约束、位宽浪费约束和多位触发器选型约束对所述初步门级网表中的所有单位触发器执行合并操作，生成对应所述初步门级网表的合并门级网表，完成所述触发器合并。
[0014]本公开的第二个方面提供了一种应用于芯片设计的触发器合并方法，其中，包括初步综合模块、约束接收模块和再次综合模块。初步综合模块用于对应用于所述芯片设计的所有单位触发器的选型优化结果执行初步综合；约束接收模块用于响应于经所述初步综合生成的初步门级网表，接收合并约束信息；以及再次综合模块用于根据所述合并约束信息对所述初步门级网表进行再次综合，实现所述触发器合并。
[0015]本公开的第三个方面提供了一种电子设备，包括：一个或多个处理器；存储器，用于存储一个或多个程序，其中，当所述一个或多个程序被所述一个或多个处理器执行时，使得一个或多个处理器执行上述电子设备的控制方法。
[0016]本公开的第四方面还提供了一种计算机可读存储介质，其上存储有可执行指令，该指令被处理器执行时使处理器执行上述电子设备的控制方法。
[0017]本公开的第五方面还提供了一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现上述电子设备的控制方法。
[0018](三)有益效果
[0019]本公开提供了一种应用于芯片设计的触发器合并方法、装置、没备、介质及程序产品。其中，应用于芯片设计的触发器合并方法包括：对应用于所述芯片设计的所有单位触发器的选型优化结果执行初步综合；响应于经所述初步综合生成的初步门级网表，接收合并约束信息；以及根据所述合并约束信息对所述初步门级网表进行再次综合，实现所述触发器合并。因此，通过针对所有单位触发器的选型优化结果的初步综合，结合基于合并约束信息的再次综合，能够实现更高的触发器合并率，从而将多触发器模块中的触发器数量降低到最低，从而降低芯片功耗。
附图说明
[0020]图1示出了现有技术中的触发器合并技术的合并方案的技术原理图；
[0021]图2示出了现有技术中的触发器合并技术所实现的多触发器模块时钟树网络结构；
[0022]图3示意性示出了根据本公开实施例的应用于芯片设计的触发器合并方法的一应用场景图；
[0023]图4A示意性示出了根据本公开实施例的应用于芯片设计的触发器合并方法的流程图；
[0024]图4B示意性示出了根据本公开实施例的应用于芯片设计的触发器合并方法的另一应用场景的流程图；
[0025]图4C示意性示出了根据本公开实施例的应用于芯片设计的触发器合并方法的又一应用场景的流程图；
[0026]图4D示意性示出了根据本公开实施例的应用于芯片设计的触发器合并方法的多触发器模块时钟树网络结构图；
[0027]图5示意性示出了根据本公开实施例的电子设备的控制应用于芯片设计的触发器合并装置的结构框图；以及
[0028]图6示意性示出了根据本公开实施例的适于实现电子设备的控制应用于芯片设计的触发器合并方法的电子设备的方框图。
具体实施方式
[0029]为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。
[0030]需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属
中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
[0031]还需要说明的是，实施例中提到的方向用语，例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于芯片设计的触发器合并方法，其中，包括：对应用于所述芯片设计的所有单位触发器的选型优化结果执行初步综合；响应于经所述初步综合生成的初步门级网表，接收合并约束信息；以及根据所述合并约束信息对所述初步门级网表进行再次综合，实现所述触发器合并。2.根据权利要求1所述的方法，其中，在所述对应用于所述芯片设计的所有单位触发器的选型优化结果执行初步综合之前，还包括：响应于接收的寄存器传输级指令，启用所述所有单位触发器；以及遍历所述所有单位触发器中的每个单位触发器，生成所述选型优化结果。3.根据权利要求2所述的方法，其中，在所述遍历所述所有单位触发器中的每个单位触发器，生成所述选型优化结果中，包括：当所述所有单位触发器中的一个单位触发器与预设的所有多位触发器中的至少一个多位触发器的逻辑功能对应时，确定所述一个单位触发器作为所述选型优化结果中的单位触发器。4.根据权利要求2所述的方法，其中，在所述遍历所述所有单位触发器中的每个单位触发器，生成所述选型优化结果中，还包括：当所述所有单位触发器中的一个单位触发器与预设的所有多位触发器中的每个多位触发器的逻辑功能不对应时，禁用所述一个单位触发器。5.根据权利要求1所述的方法，其中，在所述对应用于所述芯片设计的所有单位触发器的选型优化结果执行初步综合中，包括：对所述选型优化结果中的所有单位触发器执行合并操作，生成初步门级网表。6.根据权利要求1所述的方法，其中，在所述响应于经所述初步综合生成的初步门级网表，接收合并约束信息中，包括：响应于所述初步门级网表，...

【专利技术属性】
技术研发人员：孙思淼，沈钲，蒋颖波，
申请(专利权)人：比科奇微电子杭州有限公司，
类型：发明
国别省市：