版图修改方法、装置、电子设备及计算机可读存储介质制造方法及图纸

本申请提供一种版图修改方法、装置、电子设备及计算机可读存储介质，方法包括：获取版图中所有添加有via pillar的单元端口；删除各所述单元端口中的目标单元端口的via pillar；其中，所述目标单元端口为：被判定为非必须添加via pillar的单元端口。本申请通过将版图中非必须添加via pillar的目标单元端口的via pillar删除，这就使得集成电路中，并非所有单元端口的绕线均采用via pillar的方式进行，从而可以在一定程度上节约走线面积，并降低绕线时间，减少因via pillar带来的物理设计规则被违反的风险。违反的风险。违反的风险。

【技术实现步骤摘要】
版图修改方法、装置、电子设备及计算机可读存储介质


[0001]本申请涉及集成电路领域，具体而言，涉及一种版图修改方法、装置、电子设备及计算机可读存储介质。

技术介绍

[0002]随着集成电路制造工艺的不断进步，晶体管最小沟道长度的尺寸不断缩小，集成电路的物理设计对于静态时序、电子迁移及电压降的要求逐渐变得更为严苛。
[0003]在7nm 及以下先进工艺制程中，由于传统的叠通孔形式对应每层金属只有单一通孔和电流通路，相对阻抗较大，易引起电压降过大问题。集成电路物理设计人员为减小电路的电阻、分担电流并改善电迁移问题，开始采用via pillar（通孔支柱）的方式将金属从低层连到高层形成“井型”结构，取代以往直接将多层通孔直接堆叠上去的方式。via pillar方式是在每一层多添加一些细金属条，这些细金属条分别与上下层彼此再通过通孔相连，最终连到高层金属再合并为一个金属条，而中间的层次类似于井型结构，从而产生多条电流通路，降低整体的电阻率。
[0004]但是，via pillar方式相比于传统的叠通孔方式，需要更多的绕线资源。如果集成电路的所有单元端口的绕线均采用via pillar的方式进行，将浪费大量的走线面积，并且使得绕线时间大大延长，甚至可能会带来物理设计规则被违反等问题。

技术实现思路

[0005]本申请实施例的目的在于提供一种版图修改方法、装置、电子设备及计算机可读存储介质，用以解决上述问题。
[0006]本申请实施例提供了一种版图修改方法，包括：获取版图中所有添加有via pillar的单元端口；删除各所述单元端口中的目标单元端口的via pillar；其中，所述目标单元端口为：被判定为非必须添加via pillar的单元端口。
[0007]在上述实现过程中，通过将版图中非必须添加via pillar的目标单元端口的via pillar删除，这就使得集成电路中，并非所有单元端口的绕线均采用via pillar的方式进行，从而可以在一定程度上节约走线面积，并降低绕线时间，减少因via pillar带来的物理设计规则被违反的风险。
[0008]进一步地，获取版图中所有添加有via pillar的单元端口，包括：获取所述版图中的所有叠孔的叠孔信息；所述叠孔信息中包括所述叠孔的类型信息和所述叠孔的位置信息；根据各所述叠孔的类型信息，识别出所述叠孔中所有的所述via pillar；根据各所述via pillar的位置信息，从所述版图中确定出各所述via pillar对应的单元端口。
[0009]在上述实现过程中，通过获取版图中的所有叠孔的叠孔信息，从而根据各叠孔的类型信息，识别出叠孔中所有的via pillar，进而根据各via pillar的位置信息，即可从版图中确定出各via pillar对应的单元端口。该方式可以快速、准确的找到版图中所有添加有via pillar的单元端口，保证方案可正确实施。
[0010]进一步地，所述被判定为非必须添加via pillar的单元端口为：寄生参数小于预设的寄生参数标准，且连接非时钟网络的单元端口。
[0011]在上述实现过程中，通过将寄生参数小于预设的寄生参数标准，且连接非时钟网络的单元端口作为非必须添加via pillar的目标单元端口，这样，由于不会删除时钟网络的单元端口的via pillar，因此对版图中设计的集成电路的时序影响较小。而由于寄生参数会影像集成电路的速度、频率响应等特性，因此不删除寄生参数大于等于预设的寄生参数标准的单元端口的via pillar，也可以保证这些单元端口可以满足设计需求的电子迁移、电压降、时序等要求，从而不会造成版图中设计的集成电路不满足涉及需求。
[0012]进一步地，删除各所述单元端口中的目标单元端口的via pillar，包括：根据各第一目标via pillar的类型信息，确定各所述目标via pillar对应的寄生参数标准；所述第一目标via pillar为连接非时钟网络的单元端口的所述via pillar；删除各所述第一目标via pillar中，对应的单元端口的寄生参数小于该第一目标via pillar的寄生参数标准的各第二目标via pillar。
[0013]在上述实现过程中，通过从连接非时钟网络的各添加有via pillar的单元端口中，按照所添加的via pillar的类型信息确定其所对应的寄生参数标准，从而进行判断。这就可以实现对于不同类型的via pillar，按照不同的标准进行判断，从而降低出现删除via pillar后使得单元端口无法满足设计需求的情况。
[0014]进一步地，所述寄生参数包括以下至少之一：电阻寄生参数；电容寄生参数。
[0015]在上述实现过程中，通过电阻寄生参数和/或电容寄生参数，可以有效反映出单元端口的电子迁移情况、电压降情况等，从而基于单元端口的电阻寄生参数和/或电容寄生参数来与对应的寄生参数标准进行比较，可以准确确定出单元端口的via pillar是否可以删除。
[0016]进一步地，在删除各所述单元端口中的目标单元端口的via pillar之后，所述方法还包括：对所述目标单元端口进行普通绕线处理。
[0017]在上述实现过程中，通过对删除via pillar的目标单元端口进行普通绕线处理，可以保证集成电路的完整性。
[0018]进一步地，对所述目标单元端口进行普通绕线处理之后，所述方法还包括：对所述目标单元端口所连接的网络进行物理设计规则检查，并对违反所述物理设计规则的位置进行修复。
[0019]在上述实现过程中，通过对进行普通绕线处理之后的目标单元端口所连接的网络进行物理设计规则检查，并对违反物理设计规则的位置进行修复，从而可以进一步降低版图中所设计的集成电路存在物理设计规则被违反的风险。
[0020]本申请实施例还提供了一种版图修改装置，包括：获取模块，用于获取版图中所有添加有通孔支柱via pillar的单元端口；删除模块，用于删除各所述单元端口中的目标单元端口的via pillar；其中，所述目标单元端口为：被判定为非必须添加via pillar的单元端口。
[0021]本申请实施例还提供了一种电子设备，包括处理器、存储器及通信总线；所述通信总线用于实现处理器和存储器之间的连接通信；所述处理器用于执行存储器中存储的一个或者多个程序，以实现上述任一种的版图修改方法。
[0022]本申请实施例中还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现上述任一种的版图修改方法。
附图说明
[0023]为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。...

【技术保护点】

【技术特征摘要】
1.一种版图修改方法，其特征在于，包括：获取版图中所有添加有通孔支柱via pillar的单元端口；删除各所述单元端口中的目标单元端口的via pillar；其中，所述目标单元端口为：被判定为非必须添加via pillar的单元端口。2.如权利要求1所述的版图修改方法，其特征在于，获取版图中所有添加有via pillar的单元端口，包括：获取所述版图中的所有叠孔的叠孔信息；所述叠孔信息中包括所述叠孔的类型信息和所述叠孔的位置信息；根据各所述叠孔的类型信息，识别出所述叠孔中所有的所述via pillar；根据各所述via pillar的位置信息，从所述版图中确定出各所述via pillar对应的单元端口。3.如权利要求1所述的版图修改方法，其特征在于，所述被判定为非必须添加via pillar的单元端口为：寄生参数小于预设的寄生参数标准，且连接非时钟网络的单元端口。4.如权利要求3所述的版图修改方法，其特征在于，删除各所述单元端口中的目标单元端口的via pillar，包括：根据各第一目标via pillar的类型信息，确定各所述目标via pillar对应的寄生参数标准；所述第一目标via pillar为连接非时钟网络的单元端口的所述via pillar；删除各所述第一目标via pillar中，对应的单元端口的寄生参数小于该第一目标via pillar的寄生参数标准的各第二...

【专利技术属性】
技术研发人员：曹灿，彭书涛，邹京，曾炎，曾朵朵，
申请(专利权)人：飞腾信息技术有限公司，
类型：发明
国别省市：