屏蔽栅极沟槽金属氧化物半导体场效应晶体管制造技术

本公开涉及一种屏蔽栅极沟槽(SGT)金属氧化物半导体场效应晶体管(MOSFET)。根据本公开的SGT MOSFET包括：衬底；第一外延层，设置在衬底上方；第二外延层，设置在第一外延层上方；沟道区域，设置在第二外延层上方；源极区域，设置在沟道区域上方；沟槽，在纵向方向上穿过源极区域、沟道区域、第二外延层延伸到第一外延层中，沟槽中填充有介质层，在介质层中设置有控制栅极和屏蔽栅极；以及缓冲区域，其在第一外延层中设置在沟槽下方，在横向方向上缓冲区域的尺寸大于沟槽的尺寸。根据本公开的SGT MOSFET，通过在沟槽下方引入尺寸大于沟槽的缓冲区域，可以在SGT MOSFET的纵向电场中形成峰谷形分布，从而有效地提高SGT MOSFET的耐压能力并且降低比导通电阻。力并且降低比导通电阻。力并且降低比导通电阻。

【技术实现步骤摘要】
屏蔽栅极沟槽金属氧化物半导体场效应晶体管


[0001]本公开涉及半导体的
，特别地，本公开涉及一种屏蔽栅极沟槽(Shield Gate Trench，SGT)金属氧化物半导体场效应晶体管(MOSFET)。

技术介绍

[0002]功率金属氧化物半导体场效应晶体管(MOSFET)因其结构简单、便于制造和性能优异而被广泛应用于功率转换器和电源中。根据耐压能力不同，功率MOSFET被分为高压、中压和低压三种类型。在低压类型的功率MOSFET中，屏蔽栅极沟槽(SGT)MOSFET因具有较低的比导通电阻、较小的静动态损耗和较高的开关速度而得到广泛的关注。

技术实现思路

[0003]在下文中给出了关于本公开的简要概述，以便提供关于本公开的某些方面的基本理解。但是，应当理解，此概述并非关于本公开的穷举性概述，也非意在确定本公开的关键性部分或重要部分，更非意在限定本公开的范围。此概述的目的仅在于以简化的形式给出关于本公开的某些专利技术构思，以此作为稍后给出的更详细的描述的前序。
[0004]本公开的目的在于提供一种能够进一步提高耐压能力并且降低比导通电阻的屏蔽栅极沟槽(SGT)金属氧化物半导体场效应晶体管(MOSFET)。
[0005]根据本公开的一个方面，提供了一种SGT MOSFET，其可以包括：衬底；第一外延层，设置在衬底上方；第二外延层，设置在第一外延层上方；沟道区域，设置在第二外延层上方；源极区域，设置在沟道区域上方；沟槽，在纵向方向上穿过源极区域、沟道区域、第二外延层延伸到第一外延层中，沟槽中填充有介质层，在介质层中设置有控制栅极和屏蔽栅极；以及缓冲区域，其在第一外延层中设置在沟槽下方，在横向方向上缓冲区域的尺寸大于沟槽的尺寸。
[0006]根据本公开的实施方式，缓冲区域可以具有椭圆形、矩形或梯形的截面。
[0007]根据本公开的实施方式，缓冲区域可以通过离子注入工艺形成。
[0008]根据本公开的实施方式，缓冲区域可以不与所述衬底相接。
[0009]根据本公开的实施方式，控制栅极可以设置在屏蔽栅极的上方。
[0010]根据本公开的实施方式，控制栅极可以设置在屏蔽栅极的两侧。
[0011]根据本公开的实施方式，衬底、第一外延层、第二外延层和缓冲区域可以掺杂有第一导电类型的杂质，衬底的掺杂浓度可以大于第一外延层的掺杂浓度，第一外延层的掺杂浓度可以大于第二外延层的掺杂浓度，并且第二外延层的掺杂浓度可以大于缓冲区域的掺杂浓度。
[0012]根据本公开的实施方式，沟道区域可以掺杂有第二导电类型的杂质，并且源极区域可以掺杂有第一导电类型的杂质。
[0013]根据本公开的实施方式，第一导电类型可以是N型，并且第二导电类型可以是P型。
[0014]根据本公开的实施方式，填充在沟槽中的介质层可以包括设置在沟槽的下部的第
一介质层和设置在沟槽的上部的第二介质层。
[0015]根据本公开的实施方式，第一介质层和第二介质层可以由不同的材料形成。
[0016]根据本公开的实施方式，第一介质层和第二介质层可以包括氧化硅或氮化硅。
[0017]根据本公开的实施方式，控制栅极和屏蔽栅极可以包括多晶硅或非晶硅。
[0018]根据本公开的实施方式，SGT MOSFET还可以包括：绝缘层，设置在源极区域和沟槽上方；第一金属层，设置在衬底下方；以及第二金属层，设置在绝缘层上方。
[0019]根据本公开的实施方式，第一金属层和第二金属层可以包括W、Pt、PtNi、Ti和TiN中至少之一。
[0020]根据本公开的SGT MOSFET，通过在沟槽下方引入尺寸大于沟槽的缓冲区域，可以在SGT MOSFET的纵向电场中形成峰谷形分布，从而有效地提高SGT MOSFET的耐压能力并且降低比导通电阻。
附图说明
[0021]所包括的附图用于提供本公开的进一步理解，并且被并入本说明书中构成本说明书的一部分。附图示出了本公开的实施方式，连同下面的描述一起用于说明本公开的原理。在附图中：
[0022]图1A示出了根据现有技术的SGT MOSFET的截面视图。
[0023]图1B示出了根据现有技术的SGT MOSFET的纵向电场分布的示意图。
[0024]图2A示出了根据本公开的第一实施方式的SGT MOSFET的截面视图。
[0025]图2B示出了根据本公开的第一实施方式的SGT MOSFET的纵向电场分布的示意图。
[0026]图2C示出了根据本公开的第一实施方式的SGT MOSFET的纵向方向上的掺杂浓度分布的示意图。
[0027]图3示出了根据本公开的第二实施方式的SGT MOSFET的截面视图。
[0028]图4示出了根据本公开的第三实施方式的SGT MOSFET的截面视图。
[0029]图5示出了根据本公开的第四实施方式的SGT MOSFET的截面视图。
[0030]图6示出了根据本公开的第五实施方式的SGT MOSFET的截面视图。
[0031]图7示出了根据本公开的第六实施方式的SGT MOSFET的截面视图。
具体实施方式
[0032]在本说明书中，还将理解，当一个部件(或区域、层、部分)被称为相对于其他部件，诸如在其他部件“上”，“连接到”或“耦接到”其他部件时，该一个部件可以直接设置在该一个部件上/直接连接到/直接耦接到该一个部件，或者还可以存在居间的第三部件。相反，当在本说明书中部件(或区域、层、部分等)被称为相对于其他部件，诸如“直接”在其他部件“上”，“直接连接到”或“直接耦接到”其他部件时，在它们之间没有设置居间的部件。
[0033]现将在下文中参照附图更全面地描述本公开，在附图中示出了各实施方式。然而，本公开可以以许多不同的方式实施，并且不应被解释为限于本文阐述的实施方式。相反，这些实施方式被提供使得本公开将是详尽的和完整的，并且将向本领域技术人员全面传达本公开的范围。通篇相同的附图标记表示相同的部件。再者，在附图中，为了清楚地说明，部件的厚度、比率和尺寸被放大。
[0034]本文使用的术语仅用于描述具体实施方式的目的，而非旨在成为限制。除非上下文清楚地另有所指，否则如本文使用的“一”、“一个”、“该”和“至少一个”并非表示对数量的限制，而是旨在包括单数和复数二者。例如，除非上下文清楚地另有所指，否则“一个部件”的含义与“至少一个部件”相同。“至少一个”不应被解释为限制“一”或“一个”。“或”意指“和/或”。术语“和/或”包括相关联的列出项中的一个或更多个的任何和全部组合。
[0035]将理解，尽管在本文中使用诸如“第一”和“第二”的术语描述各种部件，但是这些部件不应受这些术语的限制。这些术语仅用于使一个部件区别于其他部件。例如，在不偏离所附权利要求的范围的情况下，在一个实施方式中被称为第一部件的第一部件可以在其他实施方式中被称为第二部件。
[0036]再者，“下面”、“下方”、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅极沟槽金属氧化物半导体场效应晶体管，包括：衬底；第一外延层，设置在所述衬底上方；第二外延层，设置在所述第一外延层上方；沟道区域，设置在所述第二外延层上方；源极区域，设置在所述沟道区域上方；沟槽，在纵向方向上穿过所述源极区域、所述沟道区域、所述第二外延层延伸到所述第一外延层中，所述沟槽中填充有介质层，在所述介质层中设置有控制栅极和屏蔽栅极；以及缓冲区域，其在所述第一外延层中设置在所述沟槽下方，在横向方向上所述缓冲区域的尺寸大于所述沟槽的尺寸。2.根据权利要求1所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，其中，所述缓冲区域具有椭圆形、矩形或梯形的截面。3.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，其中，所述缓冲区域通过离子注入工艺形成。4.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，其中，所述缓冲区域不与所述衬底相接。5.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，其中，所述控制栅极设置在所述屏蔽栅极的上方。6.根据权利要求1或2所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，其中，所述控制栅极设置在所述屏蔽栅极的两侧。7.根据权利要求1所述的屏蔽栅极沟槽金属氧化物半导体场效应晶体管，其中，所述衬底、第一外延层、所述第二外延层和所述缓冲区域掺杂有第一导电类型的杂质，其中，所述衬底的掺杂浓度大于所述第一外延层的掺杂浓度，其中，所述第一外延层的掺杂浓度大于所述第二外延层的掺杂...

【专利技术属性】
技术研发人员：安俊杰，金波，
申请(专利权)人：无锡锡产微芯半导体有限公司，
类型：发明
国别省市：