一种新型碳化硅基超结沟槽型MOSFET及制备方法技术

一种新型碳化硅基超结沟槽型MOSFET及制备方法，涉及半导体SiC材料。MOSFETs在沟槽p型屏蔽层和p体区下方增加3个p+柱区和2个n+柱区，从而形成半超结结构。正向导通时，电流沿着n柱区自上而下流动，n柱区的存在增加电流路径中载流子的浓度，使器件具有更好的正向导通特性；反向阻断时，超结结构能够达到基本的电荷平衡形成耐压更高的类本征半导体，另外在局部区域，三角形电场转化为梯形电场。在相同的雪崩电场下相比于传统结构击穿电压更高。因此，这一结构缓解p型屏蔽层拐角处的电场拥挤效应，同时能增加通态电流和减小通态电阻。同时能增加通态电流和减小通态电阻。同时能增加通态电流和减小通态电阻。

【技术实现步骤摘要】
一种新型碳化硅基超结沟槽型MOSFET及制备方法


[0001]本专利技术涉及半导体SiC材料，具体是涉及一种新型碳化硅基超结沟槽型MOSFET及制备方法。

技术介绍

[0002]半导体SiC材料与传统Si材料相比，SiC材料具有优异的性能，尤其在电学和物理特性方面，如击穿电场高，热稳定性好、高饱和电子漂移速度等方面，与传统Si器件相比，可以实现低导通电阻，并且适用于高温高压的电力电子领域。因此在电源、汽车、工业设备和家用电子消费产品中倍受欢迎。垂直型MOSFET结构包括垂直双注入平面栅型结构(DMOSFET)和沟槽栅型结构(UMOSFET)，而沟槽型结构由于非极性面的高迁移率以及有效减小元胞尺寸等优点，理论上相对于垂直双注入结构可以具有更低的导通电阻和更高的沟道电流密度，因此被广泛应用于MOS器件中。沟槽结构虽然有很多优点，但也存在很多潜在的问题，如沟槽表面侧壁容易损坏、栅极氧化层的可靠性、阈值电压不稳定等问题。关键问题之一是降低沟槽底部拐角处栅极氧化物中的电场拥挤效应(Eox
‑
max)，提升栅氧化层可靠性。但是，使栅极氧化物电场降低要以增加器件导通电阻为代价的。
[0003]超结结构是高压MOSFET技术的重大发展并具有显著优点，其导通电阻、栅极电荷和栅极容值以及管芯尺寸能同时得到降低。另外，MOSFET应用于一些电力电子领域，如电机驱动、逆变、DC
‑
DC转换等，这就要考虑器件在电力电子应用中相应的损耗，开关损耗和导通损耗等。更小的栅极电荷和电容使得器件在开关应用具有更快的开启速度和关断速度，并且能有效的降低器件在开关应用中的损耗。

技术实现思路

[0004]本专利技术的目的在于提供一种新型碳化硅基超结沟槽型MOSFET。在正向导通时，由于沟道下方n+柱区的存在，增加载流子浓度，具有更好的正向导通特性；在反向阻断时，超结结构能有效缓解p型屏蔽层拐角处的电场，另外由于超结结构的相互耗尽形成的类本征半导体结构使得所制备的SiC基超结沟槽MOSFET具有较高的阻断能力。
[0005]本专利技术的另一目的在于提供一种新型碳化硅基超结沟槽型MOSFET的制备方法。
[0006]一种新型碳化硅基超结沟槽型MOSFET，包括：
[0007]SiC n++型衬底，至少一个外延层，外延层生长在SiC n++型衬底上，所述外延层包括：n
‑
漂移层和n+柱区；n+柱区生长于n
‑
漂移层上；
[0008]p+柱区，先刻蚀n+柱区再进行多外延生长得到；
[0009]有源区，注入并外延生长在所述n+柱区和p+柱区上方，所述有源区包括p型沟道层、p++型源区层、n++型源区导电层、沟槽、p型屏蔽层、源电极、漏电极、金属焊盘；所述p型屏蔽层上表面紧贴沟槽的下表面设置；所述p++型源区导电层表面同时紧贴于p型沟道层和n++型源区导电层左侧表面以及p+柱区的上表面；所述n++型源区导电层的下表面与p型沟道层的上表面紧贴设置，n++型源区导电层的下表面与p型沟道层的上表面紧贴设置；
[0010]所述源电极设于n++型源区导电层和p++型源区层的表面，所述漏电极设于SiC n++型衬底的背面；源电极、漏电极的接触材料可采用AlTi、Ni、TiW或AlTi，用于与外接部件形成欧姆接触；
[0011]所述金属焊盘完全覆盖沟槽、沟槽临近台面及内绝缘物质，并通过内绝缘物质与栅电极接触隔离。
[0012]所述n+柱区和p+柱区的下表面紧贴n
‑
漂移层的上表面；n+柱区上表面紧贴p型屏蔽层拐角、侧壁表面的栅氧化层和p型沟道层下表面，并且n+柱区介于两p+柱区之间；所述两侧p+柱区的上表面紧贴p型沟道层下表面，位于中间的p+柱区上表面则紧贴于p型屏蔽层的下表面。所述p型屏蔽层上表面紧贴沟槽的下表面，下表面紧贴n+柱区和p+柱区的上表面。
[0013]所述n+柱区的上表面距离n
‑
漂移层的上表面的距离可为1.5～3.5μm，n+柱区的右侧可向沟槽下方延伸0.5～1.5μm，掺杂浓度可为1e16～6e16cm
‑3；所述两侧p+柱区上表面距离n
‑
漂移层的上表面的距离与对应n+柱区相同,掺杂浓度可为2e16～2e17cm
‑3；所述p型屏蔽层的上表面距离位于沟槽下方n+柱区和p+柱区上表面的距离可为0.1～1μm。
[0014]本专利技术还设有栅电极，栅电极紧贴设于栅氧化层表面，栅电极的下部紧贴栅氧化层的上表面，栅电极的顶端高于P型沟道层的上表面，材料为高掺杂多晶硅，当栅电极的顶端与n++型源区导电层的上表面齐平，所述栅电极设于沟槽内两侧壁处的栅氧化层中间。
[0015]一种新型碳化硅基超结沟槽型MOSFET的制备方法，包括：
[0016]步骤1：在SiC n++型衬底外延生长n
‑
漂移层；
[0017]步骤2：在所述n
‑
漂移层上方沉积一层p+柱区；
[0018]步骤3：刻蚀所述p+柱区，在n
‑
漂移层上方多外延生长n+柱区；
[0019]步骤4：依次通过注入或外延形成p型沟道层、p++型源区层和n++型源区层；
[0020]步骤5：在有源区使用等离子刻蚀形成沟槽，通过离子注入形成p型屏蔽层；
[0021]步骤6：制作栅氧化层并且用多晶硅填充沟槽；
[0022]步骤7：制作源电极和漏电极；
[0023]步骤8：制作钝化层和源区金属焊盘并与栅电极绝缘。
[0024]步骤3中，所述刻蚀采用HF刻蚀。
[0025]步骤7中，所述源电极12和漏电极13为欧姆接触。
[0026]本专利技术在MOSFET沟道和p型屏蔽层下方引入超结结构，与现有技术相比，具有以下优点：
[0027]1、本专利技术基于碳化硅基超结沟槽型MOSFET的器件结构及制备方法，具有较高的元胞集成度，在沟道下方的n+柱区增加器件导通时载流子电子浓度，提高载流子迁移率，降低器件的导通电阻，使得器件通态特性较好；
[0028]2、在反向阻断状态下，超结结构中p+柱和n+柱区中的自由电荷完全耗尽，使其相当于本征半导体，从而具有相当大的横向电场，只有当外加的电压大于这个横向电场时才可以使它击穿。提高器件的高压可靠性。
[0029]3、所述碳化硅基超结沟槽型MOSFET，相比于传统的碳化硅基沟槽UMOSFET器件，具有较低的栅电荷以及较快的开关速度，并且降低器件动态开关损耗。
附图说明
[0030]图1是本专利技术提供的碳化硅基超结沟槽型MOSFET的结构示意图。
[0031]图2是本专利技术提供的制备碳化硅基超结沟槽型MOSFET方法的流程图。
[0032]图3是所述制备方法中步骤S1制作的SiC外延层的结构示意图。
[0033]图4是所述制备方法中步骤S2在外延层中制作n+柱区和p+柱区的结构示意图。
[0034]图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种新型碳化硅基超结沟槽型MOSFET，其特征在于包括：SiC n++型衬底，至少一个外延层，外延层生长在SiC n++型衬底上，所述外延层包括：n
‑
漂移层和n+柱区；n+柱区生长于n
‑
漂移层上；p+柱区，先刻蚀n+柱区再进行多外延生长得到；有源区，注入并外延生长在所述n+柱区和p+柱区上方，所述有源区包括p型沟道层、p++型源区层、n++型源区导电层、沟槽、p型屏蔽层、源电极、漏电极、金属焊盘；所述p型屏蔽层上表面紧贴沟槽的下表面设置；所述p++型源区导电层表面同时紧贴于p型沟道层和n++型源区导电层左侧表面以及p+柱区的上表面；所述n++型源区导电层的下表面与p型沟道层的上表面紧贴设置，n++型源区导电层的下表面与p型沟道层的上表面紧贴设置。2.如权利要求1所述一种新型碳化硅基超结沟槽型MOSFET，其特征在于所述源电极设于n++型源区导电层和p++型源区层的表面，所述漏电极设于SiC n++型衬底的背面。3.如权利要求1所述一种新型碳化硅基超结沟槽型MOSFET，其特征在于所述源电极、漏电极的接触材料采用AlTi、Ni、TiW或AlTi，用于与外接部件形成欧姆接触。4.如权利要求1所述一种新型碳化硅基超结沟槽型MOSFET，其特征在于所述金属焊盘完全覆盖沟槽、沟槽临近台面及内绝缘物质，并通过内绝缘物质与栅电极接触隔离。5.如权利要求1所述一种新型碳化硅基超结沟槽型MOSFET，其特征在于所述n+柱区和p+柱区的下表面紧贴n
‑
漂移层的上表面；n+柱区上表面紧贴p型屏蔽层拐角、侧壁表面的栅氧化层和p型沟道层下表面，并且n+柱区介于两p+柱区之间；两侧p+柱区的上表面紧贴p型沟道层下表面，位于中间的p+柱区上表面则紧贴于p型屏蔽层的下表面；所述p型屏蔽层上表面紧贴沟槽的下表面，下表面紧贴n+柱区和p+柱区的上表面。6.如权利要求1...

【专利技术属性】
技术研发人员：张峰，王小杰，张国良，付钊，
申请(专利权)人：厦门大学，
类型：发明
国别省市：