一种集成钳位二极管结构制造技术

本实用新型专利技术公开了一种集成钳位二极管结构，包括：芯片本体、深N阱层、N型重掺杂埋层及P型重掺杂层；所述深N阱层、所述N型重掺杂埋层及所述P型重掺杂层均依次设置于所述芯片本体的内部；本实用新型专利技术通过设置该钳位保护器件的击穿电压和钳位电压，使得在芯片正常工作时不影响表面功能电路正常工作，仅在过压超过最大工作电压一定阈值时触发时并钳位，形成ESD和EOS保护，从而解决了现有技术中单芯片集成ESD和EOS保护会大大增加芯片额外面积的技术问题。题。题。

【技术实现步骤摘要】
一种集成钳位二极管结构


[0001]本技术涉及集成电路
，更具体的说是涉及一种集成钳位二极管结构。

技术介绍

[0002]目前，静电释放(ESD)和电过应力(EOS)是目前造成集成电路芯片失效的主要原因，ESD和EOS现象都属于短时间的过负荷，芯片管脚在短时间内受到尖峰电压或者尖峰电流的冲击时，当能量超过了最大额定值，就会对芯片的功能或可靠性造成损伤乃至失效。
[0003]但是，目前对于芯片的ESD和EOS防护的主要方法在系统电路板上分芯片外部加入分立的ESD/浪涌保护器件，如瞬态电压抑制二极管(TVS)，再结合芯片自身的芯片级ESD通路进行防护，外部的分立保护器件是实现ESD/EOS保护核心钳位防护器件，要求具有很强的钳位电压和泄放电流的能力。在现有技术中，一类思路就是在芯片的电路中额外增加ESD和EOS检测电路以及硅表面功率器件如高压MOS 管，利用检测电路模块控制该钳位保护MOS功率管的开启，实现电压钳位并泄放掉系统ESD和EOS的脉冲大电流，从而对集成电路管脚的保护功能。电压钳位的最大电流的等级与钳位保护MOS功率管的面积本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成钳位二极管结构，其特征在于，包括：芯片本体(1)、深N阱层(9)、N型重掺杂埋层(10)及P型重掺杂硅衬底层(15)；所述深N阱层(9)、所述N型重掺杂埋层(10)及所述P型重掺杂硅衬底层(15)均依次设置于所述芯片本体(1)的内部。2.根据权利要求1所述的一种集成钳位二极管结构，其特征在于，所述芯片本体(1)的内部依次设置有：轻掺杂硅外延层(11)、P型重掺杂层(16)及缓冲外延层(14)，且所述深N阱层(9)位于所述轻掺杂硅外延层(11)内，所述N型重掺杂埋层(10)位于所述轻掺杂硅外延层(11)及所述缓冲外延层(14)之间，所述P型重掺杂层(16)位于所述缓冲外延层(14)内。3.根据权利要求1所述的一种集成钳位二极管结构，...

【专利技术属性】
技术研发人员：吕宇强，鞠建宏，
申请(专利权)人：江苏帝奥微电子股份有限公司，
类型：新型
国别省市：