集成电路装置及包括集成电路装置的电子系统制造方法及图纸

公开了集成电路装置和电子系统。该集成电路装置包括：基底结构；栅极堆叠件，其位于基底结构上并且包括彼此间隔开的多个栅电极；第一上绝缘层，其位于栅极堆叠件上；多个沟道结构，其穿透栅极堆叠件，多个沟道结构中的每一个包括从栅极堆叠件突出的相应对准键；第二上绝缘层，其与多个沟道结构中的每一个的相应对准键重叠；顶部支承层，其位于第二上绝缘层上；位线，位于顶部支承层上；以及多个位线接触件，其将多个沟道结构中的相应沟道结构电连接到位线。第一上绝缘层的侧壁包括第一台阶部。线。第一上绝缘层的侧壁包括第一台阶部。线。第一上绝缘层的侧壁包括第一台阶部。

【技术实现步骤摘要】
集成电路装置及包括集成电路装置的电子系统
[0001]相关申请的交叉引用
[0002]本申请基于在韩国知识产权局于2021年2月2日提交的韩国专利申请No.10
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2021
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0014972并要求其优先权，上述申请的公开内容通过引用整体并入本文中。


[0003]本专利技术构思涉及一种集成电路装置和包括集成电路装置的电子系统，更具体地，涉及一种具有非易失性竖直存储器装置的集成电路装置和包括该集成电路装置的电子系统。

技术介绍

[0004]需要一种能够在需要数据存储的电子系统中存储高容量数据的集成电路装置。为了增加集成电路装置的数据存储容量，可以提高集成电路装置的集成度。特别地，存储器装置的集成度可为确定产品的经济可行性的重要因素。二维存储器装置的集成度主要由单位存储器单元所占的面积决定，因此受到精细图案化技术水平的极大影响。然而，形成精细图案所需的设备昂贵，并且芯片裸片的面积有限，因此，二维存储器装置的集成度以有限的方式增加。因此，需要一种具有三维结构的竖直存储器装置。

技术实现思路

[0005]本专利技术构思提供了一种集成电路装置和包括该集成电路装置的电子系统。
[0006]根据本专利技术构思，一种集成电路装置包括：基底结构；栅极堆叠件，其位于基底结构上，并且包括在垂直于基底结构的主表面的第一方向上彼此间隔开的多个栅电极；第一上绝缘层，其位于栅极堆叠件上；多个沟道结构，其穿透栅极堆叠件并接触基底结构。多个沟道结构中的每一个包括从栅极堆叠件突出的相应对准键。集成电路装置包括位于第一上绝缘层的键开口中并且与多个沟道结构中的每一个的相应对准键重叠的第二上绝缘层、位于第二上绝缘层上的顶部支承层、位于顶部支承层上的位线、以及穿透第二上绝缘层和顶部支承层并且将多个沟道结构中的相应沟道结构电连接到位线的多个位线接触件。第一上绝缘层的侧壁包括第一台阶部。
[0007]根据本专利技术构思，一种集成电路装置包括：基底结构；栅极堆叠件，其位于基底结构上，并且包括在垂直于基底结构的主表面的第一方向上彼此间隔开的多个栅电极；多个沟道结构，其穿透栅极堆叠件并接触基底结构。多个沟道结构中的每一个包括从栅极堆叠件突出的相应对准键。集成电路装置包括位于栅极堆叠件上的第一上绝缘层，第一上绝缘层包括在第一方向上与多个沟道结构重叠的键开口。集成电路装置包括位于第一上绝缘层的键开口中的第二上绝缘层。第二上绝缘层与多个沟道结构中的每一个的相应对准键重叠。第二上绝缘层包括位于其上侧处的凹陷部分。集成电路装置包括位于第二上绝缘层的凹陷部分中的埋置绝缘图案、位于第二上绝缘层上并且位于埋置绝缘图案上的顶部支承层、位于顶部支承层上的位线、以及穿透第二上绝缘层、埋置绝缘图案和顶部支承层的多个
位线接触件。多个位线接触件中的相应位线接触件将多个沟道结构中的相应沟道结构电连接到位线。
[0008]根据本专利技术构思，一种电子系统包括主基板、位于主基板上的集成电路装置、以及位于主基板上并且电连接至集成电路装置的控制器。集成电路装置包括：基底结构；外围电路结构，其位于基底结构上；输入/输出焊盘，其电连接到外围电路结构；栅极堆叠件，其位于外围电路结构上，并且包括在垂直于基底结构的主表面的第一方向上彼此间隔开的多个栅电极；多个沟道结构，其在第一方向上延伸并穿透栅极堆叠件，多个沟道结构中的每一个包括从栅极堆叠件突出的相应对准键；第一上绝缘层，其位于栅极堆叠件上，并且包括在第一方向上与多个沟道结构重叠的键开口。键开口的侧壁包括第一台阶部。集成电路装置包括位于第一上绝缘层的键开口中并且位于多个沟道结构中的每一个的相应对准键上的第二上绝缘层、位于第二上绝缘层上的顶部支承层、位于顶部支承层上的位线、以及穿透第二上绝缘层和顶部支承层并且将多个沟道结构中的相应沟道结构电连接到位线的多个位线接触件。
附图说明
[0009]从下面结合附图的详细描述中，将更清楚地理解本专利技术构思的实施例，其中：
[0010]图1是根据本专利技术构思的示例实施例的集成电路装置的框图；
[0011]图2是根据本专利技术构思的示例实施例的集成电路装置的存储器单元阵列的等效电路图；
[0012]图3是根据本专利技术构思的示例实施例的集成电路装置的主要元件的平面图；
[0013]图4是图3中的集成电路装置的沿线IV
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IV'的截取的截面图；
[0014]图5是图4中的区域“V”的放大图；
[0015]图6是根据本专利技术构思的示例实施例的集成电路装置的一部分的截面图；
[0016]图7是根据本专利技术构思的示例实施例的集成电路装置的截面图；
[0017]图8A至图8O是示出根据本专利技术构思的示例实施例的制造集成电路装置的方法的截面图；
[0018]图9是根据本专利技术构思的示例实施例的包括集成电路装置的电子系统的示图；
[0019]图10是根据本专利技术构思的示例实施例的包括集成电路装置的电子系统的透视图；
[0020]图11是包括根据本专利技术构思的示例实施例的集成电路装置的半导体封装件的截面图；以及
[0021]图12是包括根据本专利技术构思的示例实施例的集成电路装置的半导体封装件的截面图。
具体实施方式
[0022]在下文中，将参照附图详细描述本专利技术构思的实施例。
[0023]图1是根据本专利技术构思的示例实施例的集成电路装置10的框图。
[0024]参照图1，集成电路装置10可以包括存储器单元阵列20和外围电路30。
[0025]存储器单元阵列20可包括多个存储器单元块BLK1、BLK2、...、BLKn。多个存储器单元块BLK1、BLK2、...、BLKn中的每一个可包括多个存储器单元。多个存储器单元块BLK1、
BLK2、...、BLKn可通过位线BL、字线WL、串选择线SSL及地选择线GSL连接到外围电路30。
[0026]存储器单元阵列20可以通过位线BL连接到页缓冲器34，并且可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器32。在存储器单元阵列20中，包括在多个存储器单元块BLK1、BLK2、...、BLKn中的多个存储器单元可为闪速存储器单元。存储器单元阵列20可以包括三维存储器单元阵列。三维存储器单元阵列可以包括多个NAND串，并且多个NAND串中的每一个可以包括连接到均竖直堆叠的多个字线WL的多个存储器单元。
[0027]外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出电路36和控制逻辑38，尽管未示出，但是外围电路30还可以包括各种电路，诸如被构造为生成集成电路装置10的操作所需的各种电压的电压生成电路、用于校正从存储器单元阵列20读取的数据的错误校正电路、以及输入/输出接口。
[0028]外围电路30可以从集成电路装置10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且向集成电路装置10的外部的装置发送数据DATA或从集成电路装置10的外部的装置接收数据DAT本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路装置，包括：基底结构；栅极堆叠件，其位于所述基底结构上，其中所述栅极堆叠件包括在垂直于所述基底结构的主表面的第一方向上彼此间隔开的多个栅电极；第一上绝缘层，其位于所述栅极堆叠件上；多个沟道结构，其穿透所述栅极堆叠件且接触所述基底结构，其中所述多个沟道结构中的每一个包括从所述栅极堆叠件突出的相应对准键；第二上绝缘层，其位于所述第一上绝缘层的键开口中，并且与所述多个沟道结构中的每一个的所述相应对准键重叠；顶部支承层，其位于所述第二上绝缘层上；位线，其位于所述顶部支承层上；以及多个位线接触件，其穿透所述第二上绝缘层和所述顶部支承层并且将所述多个沟道结构中的相应沟道结构电连接到所述位线，其中，限定所述第一上绝缘层的所述键开口的侧壁包括第一台阶部。2.根据权利要求1所述的集成电路装置，其中，所述第一上绝缘层的所述侧壁还包括位于所述第一台阶部和所述第一上绝缘层的所述侧壁的上端之间的第二台阶部。3.根据权利要求1所述的集成电路装置，还包括：埋置绝缘图案，其在所述第一方向上与所述多个沟道结构中的每一个的所述相应对准键重叠，其中，所述埋置绝缘图案位于所述第二上绝缘层和所述顶部支承层之间。4.根据权利要求3所述的集成电路装置，其中，所述埋置绝缘图案包括多晶硅。5.根据权利要求3所述的集成电路装置，其中，所述多个位线接触件穿透所述埋置绝缘图案。6.根据权利要求3所述的集成电路装置，其中，所述埋置绝缘图案包括：上表面，其接触所述顶部支承层；下表面，其接触所述第二上绝缘层；以及侧表面，其接触所述第二上绝缘层并且从所述埋置绝缘图案的所述下表面向所述埋置绝缘图案的所述上表面倾斜。7.根据权利要求6所述的集成电路装置，其中，所述埋置绝缘图案的所述上表面包括平坦表面。8.根据权利要求6所述的集成电路装置，其中，所述埋置绝缘图案的所述下表面包括不平坦形状。9.根据权利要求1所述的集成电路装置，其中，所述第一上绝缘层的所述侧壁包括在所述第一上绝缘层的所述侧壁的下端和上端之间彼此连接的第一区段、第二区段和第三区段，其中，由所述第一区段的延伸方向相对于与所述基底结构的主表面平行的第二方向形成的角度大于由所述第二区段的延伸方向相对于所述第二方向形成的角度，并且其中，由所述第二区段的延伸方向相对于所述第二方向形成的所述角度小于由所述第三区段的延伸方向相对于所述第二方向形成的角度。
10.根据权利要求1所述的集成电路装置，还包括：外围电路结构，其位于所述基底结构的与所述栅极堆叠件相对的一侧。11.一种集成电路装置，包括：基底结构；栅极堆叠件，其位于所述基底结构上，其中所述栅极堆叠件包括在垂直于所述基底结构的主表面的第一方向上彼此间隔开的多个栅电极；多个沟道结构，其穿透所述栅极堆叠件且接触所述基底结构，其中所述多个沟道结构中的每一个包括从所述栅极堆叠件突出的相应对准键；第一上绝缘层，其位于所述栅极堆叠件上，其中所述第一上绝缘层包括在所述第一方向上与所述多个沟道结构重叠的键开口；第二上绝缘层，其位于所述第一上绝缘层的所述键开口中，其中所述第二上绝缘层与所述多个沟道结构中的每一个的所述相应对准键重叠，并且其中所述第二上绝缘层包括在所述第二上绝缘层的上侧处的凹陷部分；埋置绝缘图案，其位于所述第二上绝缘层的所述凹陷部分中...

【专利技术属性】
技术研发人员：金钟秀，林周永，沈善一，赵源锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：