晶圆级系统封装方法及晶圆级系统封装结构技术方案

一种晶圆级封装方法，方法包括：提供形成有多个第一芯片的第一器件晶圆，所述第一芯片包括相对的第一表面和第二表面，所述第一表面具有裸露的且相间隔的第一焊垫和外接电极；形成覆盖所述外接电极的遮挡层；提供多个第二芯片，所述第二芯片的表面具有裸露的第二焊垫；利用键合层将所述第二芯片键合于所述第一芯片的第一表面上，所述第二焊垫和第一焊垫上下相对，围成空隙，所述第一焊垫和所述第二焊垫包括正对部分和错开部分，且所述第二芯片露出所述外接电极；形成所述遮挡层后，形成填充于所述空空隙中的导电凸块；形成所述导电凸块后，去除所述遮挡层。本发明专利技术在实现晶圆级封装的同时，提高封装效率和可靠性、降低封装成本。降低封装成本。降低封装成本。

Wafer level system packaging method and wafer level system packaging structure

【技术实现步骤摘要】
晶圆级系统封装方法及晶圆级系统封装结构


[0001]本专利技术实施例涉及半导体封装
，尤其涉及一种晶圆级封装方法和晶圆级系统封装结构。

技术介绍

[0002]随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(ballgridarray，BGA)、芯片尺寸封装(chip scale package， CSP)、晶圆级封装(wafer level package，WLP)、三维封装(3D)和系统封装(system in package，SiP)。
[0003]目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用三维立体堆叠模式的晶圆级系统封装 (wafer level package system in package，WLPSIP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
[0004]在晶圆级系统封装工艺中，不仅需要将两片裸芯片键合在一起以实现物理连接，同时还需要连接其互连引线，从而实现电性连接。

技术实现思路

[0005]本专利技术实施例解决的问题是提供一种晶圆级封装方法，在实现晶圆级封装的同时，提高封装效率和封装可靠性、降低封装成本。
[0006]为解决上述问题，本专利技术实施例提供一种晶圆级封装方法，包括：
[0007]提供形成有多个第一芯片的第一器件晶圆，所述第一芯片包括相对的第一表面和第二表面，所述第一表面具有裸露的且相间隔的第一焊垫和外接电极；
[0008]形成覆盖所述外接电极的遮挡层；
[0009]提供多个第二芯片，所述第二芯片的表面具有裸露的第二焊垫；
[0010]利用键合层将所述第二芯片键合于所述第一芯片的第一表面上，所述第二焊垫和第一焊垫上下相对，围成空隙，所述第一焊垫和所述第二焊垫包括正对部分和错开部分，且所述第二芯片露出所述外接电极；
[0011]形成所述遮挡层后，电镀工艺形成填充于所述空隙中的导电凸块；
[0012]形成所述导电凸块后，去除所述遮挡层。
[0013]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0014]本专利技术实施例提供形成有多个第一芯片的第一器件晶圆以及第二芯片，第一芯片的第一表面具有裸露的且相间隔的第一焊垫和外接电极，第二芯片的表面具有裸露的第二焊垫，形成覆盖外接电极的遮挡层后，利用键合层将第二芯片键合于第一表面上，第二焊垫和第一焊垫上下相对，围成空隙，其中第一焊垫和第二焊垫包括正对部分、错开部分，且第二芯片露出外接电极，随后用电镀工艺形成填充于空隙中的导电凸块；其中，本专利技术实施例
通过电镀工艺形成填充于空隙中的导电凸块，从而实现晶圆级封装，而且，在形成导电凸块的过程中，所述遮挡层用于保护外接电极，以免外接电极暴露在形成导电凸块的环境中，从而避免在外接电极表面形成外接互连凸块，由于导电凸块具有一定的体积，这相应能否避免外接互连凸块与导电凸块发生连接的问题，这降低了第一焊垫和外接电极发生电连接的概率，进而提高封装可靠性，第一焊垫与第二焊垫在垂直于第一器件晶圆表面方向上采用错位设计，错位设计可以增加电镀液与焊垫的接触面积，可以防止电镀导电凸块时，导电凸块填充不满空隙。错位设计在保证导电凸块填满空隙的基础上，同时保证一定的结合强度，此外，第二芯片键合于第一芯片表面，并露出外接电极，这能够为连接外接电极的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，不会导致封装结构高度的增加，且具有打线工艺简单、成本低的优势；综上，本专利技术实施例在实现晶圆级封装的同时，提高封装效率和封装可靠性、降低封装成本。
[0015]可选方案中，第一焊垫与第二焊垫具有正对部分和错开部分，正对部分的面积大于所述第一焊垫或所述第二焊垫面积的二分之一，错开的部分可以更容易与电镀液接触，这样可以避免由于空隙小而导致电镀液不容易流入空隙而导致无法形成比较完好的导电凸块的问题，可以更好的实现电镀工艺，使形成的导电凸块尽可能完整的填充空隙内，避免形成的导电凸块与焊垫接触面积过小而导致电阻增大。
[0016]可选方案中，第一器件晶圆与第二芯片之间通过可光刻键合材料实现物理连接，而且可光刻键合材料覆盖所述导电凸块外围的区域，直接增强了整个结构的机械强度，可以省去现有技术的充填灌胶工艺。在后续进行塑封工艺时，塑封材料无需填充第一器件模块与第二芯片之间的间隙，从而节省了塑封工艺的时间。另外，干膜材料的可光刻键合材料，由于弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，从而减小第一器件晶圆与第二芯片的结合应力。进一步的，可光刻键合材料可以限制导电凸块的位置，防止电镀工艺中导电凸块横向外溢。
[0017]可选方案中，当空隙的高度为5
‑
200微米时，既满足了电镀液容易进入空隙进行电镀，也避免了空隙高度太高而导致电镀时间长的问题，从而兼顾了电镀效率与电镀的良率。
[0018]可选方案中，互连芯片能够将第二芯片或者外部电路的引出端(如I/O 端)引至第一器件晶圆具有第一焊垫和外接电极一侧，后续能灵活连接系统级封装中各位置处的芯片或器件或外接电路，减少对第一芯片或者器件晶圆的操作(例如，进行背面减薄处理或者硅通孔互连工艺)，从而减小对第一芯片和器件晶圆的损伤，有利于提高封装可靠性，而且，使所述封装方法适用于各种晶圆的系统集成，相应提高封装兼容性。
附图说明
[0019]图1至图7是本专利技术晶圆级封装方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0020]在集成电路封装领域中，需要将两种不同功能或者结构的裸芯片集成在一起，也就是采用三维立体堆叠模式的SIP，这种封装不仅需要将两片裸芯片键合以实现物理连接，同时还需要实现两者的电性连接。
[0021]其中，最典型的封装方式可以是：1)通过固化胶将上下裸芯片立体堆叠至基板上，
并采用引线互连(wirebond)工艺将两个裸芯片的引线焊盘引线至基板上；2)通过固化胶将上下裸芯片立体堆叠至基板上，并采用 wire bond工艺将上裸芯片的引线焊盘引线至下裸芯片的引线焊盘上，再将下裸芯片的引线焊盘引线至基板上；3)通过预制于上裸芯片表面的凸点焊(bump)或预制于下裸芯片表面的凸点焊实现倒装焊接，并采用wirebond将下裸芯片的引线焊盘引线至基板上；4)通过预制于上裸芯片表面的凸点焊或预制于下裸芯片表面的凸点焊实现倒装焊接，并采用预制于下裸芯片内的硅通孔互连(TSV)结构将下裸芯片的引线焊盘连至下裸芯片的背面。
[0022]其中，凸点倒装焊接工艺得到越来越多的应用，但是，该工艺容易造成高成本、低效率和高难度的不必要的工艺模块，因此，目前仍具有降低总体加工成本、以及提高成品率的空间。
[0023]为了解决所述技术问题，本专利技术实施例提供形本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶圆级系统封装方法，其特征在于，包括：提供形成有多个第一芯片的第一器件晶圆，所述第一芯片包括相对的第一表面和第二表面，所述第一表面具有裸露的且相间隔的第一焊垫和外接电极；形成覆盖所述外接电极的遮挡层；提供多个第二芯片，所述第二芯片的表面具有裸露的第二焊垫；利用键合层将所述第二芯片键合于所述第一芯片的第一表面上，所述第二焊垫和第一焊垫上下相对，围成空隙，所述第一焊垫和所述第二焊垫包括正对部分和错开部分，且所述第二芯片露出所述外接电极；形成所述遮挡层后，电镀工艺形成填充于所述空隙中的导电凸块；形成所述导电凸块后，去除所述遮挡层。2.根据权利要求1所述晶圆级系统封装方法，其特征在于，所述正对部分的面积大于所述第一焊垫或所述第二焊垫面积的二分之一。3.如权利要求1所述的晶圆级系统封装方法，其特征在于，所述键合层的材料为可光刻的键合材料、粘结膜、介质层的一种或组合，所述键合层覆盖所述导电凸块外围的区域。4.根据权利要求3所述晶圆级系统封装方法，其特征在于，所述可光刻键合材料的厚度为5
‑
200μm，所述可光刻键合材料至少覆盖所述第二芯片面积的10％。5.根据权利要求1所述晶圆级系统封装方法，其特征在于，所述空隙的高度为5um
‑
200um。6.根据权利要求1所述晶圆级系统封装方法，其特征在于，所述第一焊垫或所述第二焊垫的暴露出面积为5
‑
200平方微米；和/或，所述导电凸块的横截面积大于10平方微米。7.根据权利要求1所述晶圆级系统封装方法，其特征在于，所述电镀工艺包括无极电镀工艺，所述空隙为非封闭，能够使电镀液流入所述空隙。8.根据权利要求7所述晶圆级系统封装方法，其特征在于，所述无极电镀工艺包括化学镀，所述化学镀包括：化学镀钯浸金，其中化学镍的时间为30
‑
50分钟，化学金的时间为4
‑
40分钟，化学钯的时间为7
‑
分钟；或者，化学镍金，其中化学镍的时间为30
‑
50分钟，化学金的时间为4
‑
40分钟；或者，化学镍，其中化学镍的时间为30
‑
50分钟。9.根据权利要求1所述晶圆级系统封装方法，其特征在于，对焊垫的表面进行清洁，去除焊垫表面的自然氧化层，和/或进行活化工艺。10.根据权利要求1所述晶圆级系统封装方法，其特征在于，还包括互联芯片，所述互连芯片包括相对的第三表面和第四表面，所述互连芯片中形成有互连结构，所述互连芯片的第三表面和第四表面暴露部分所述互连结构，所述互连芯片键合于所述第一器件晶圆第一表面上。11.根据权利要求1...

【专利技术属性】
技术研发人员：黄河，向阳辉，刘孟彬，
申请(专利权)人：中芯集成电路宁波有限公司上海分公司，
类型：发明
国别省市：