半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供基底，基底上有栅极结构，栅极结构两侧基底内有源漏掺杂区，栅极结构侧部的基底上有覆盖栅极结构顶部的层间介质层；形成贯穿源漏掺杂区顶部上方的层间介质层的源漏插塞、以及贯穿栅极结构顶部上方的层间介质层的栅极插塞，栅极插塞与源漏插塞的侧壁相对设置；刻蚀源漏插塞和栅极插塞之间的层间介质层，使源漏插塞和栅极插塞的相对侧壁与基底围成沟槽；在沟槽中形成密封沟槽顶部的密封介质层，沟槽中的密封介质层中形成有空气隙。本发明专利技术在形成源漏插塞和栅极插塞之后形成空气隙，降低了源漏掺杂区和栅极结构之间发生短接的概率，且减小栅极结构和源漏插塞之间的电容，从而提高半导体结构的性能。构的性能。构的性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
[0003]为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂区表面的源漏接触孔插塞，用于实现源漏掺杂区与外部电路的连接。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏掺杂区，位于所述栅极结构两侧的基底内；源漏插塞，位于所述源漏掺杂区的顶部且与所述源漏掺杂区相连；栅极插塞，位于所述栅极结构的顶部且与所述栅极结构相连，所述栅极插塞与所述源漏插塞的侧壁相对设置，且所述源漏插塞和栅极插塞的相对侧壁、与所述基底围成沟槽；密封介质层，位于所述沟槽中且密封所述沟槽的顶部，所述沟槽中的密封介质层中具有空气隙。
[0006]相应的，本专利技术实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂区，所述栅极结构侧部的基底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的顶部；形成贯穿所述源漏掺杂区顶部上方的层间介质层、且与所述源漏掺杂区相连的源漏插塞、以及贯穿所述栅极结构顶部上方的层间介质层、且与所述栅极结构相连的栅极插塞，所述栅极插塞与所述源漏插塞的侧壁相对设置；刻蚀所述源漏插塞和栅极插塞之间的层间介质层，使所述源漏插塞和栅极插塞的相对侧壁、与所述基底围成沟槽；在所述沟槽中形成密封介质层，所述密封介质层密封所述沟槽的顶部，且所述沟槽中的密封介质层中形成有空气隙。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例提供的形成方法中，先形成贯穿源漏掺杂区顶部上方的层间介质层且与源漏掺杂区相连的源漏插塞，以及贯穿栅极结构顶部上方的层间介质层且与所述栅极结构相连的栅极插塞，随后刻蚀源漏插塞和栅极插塞之间的层间介质层，使源漏插塞和栅极插塞的相对侧壁、与基底围成沟槽，在沟槽中形成密封介质层，密封介质层密封沟槽的顶
部，且沟槽中的密封介质层中形成有空气隙(air gap)；其中，通过形成沟槽，并利用密封介质层密封沟槽的顶部，以形成空气隙，使得源漏插塞和栅极插塞之间形成有空气隙，从而减小了栅极结构和源漏插塞之间的电容；相应的，本专利技术实施例在形成源漏插塞和栅极插塞之前，未在栅极结构的侧壁和层间介质层之间形成空气侧墙(air spacer)，因此，降低了源漏插塞或栅极插塞的材料填充至栅极结构的侧壁位置处的概率，从而降低了源漏掺杂区和栅极结构之间发生短接的概率；综上，本专利技术实施例在形成源漏插塞和栅极插塞之后，在源漏插塞和栅极插塞之间形成空气隙，不仅降低了源漏掺杂区和栅极结构之间发生短接的概率，且能够减小栅极结构和源漏插塞之间的电容，从而提高了半导体结构的性能。
附图说明
[0009]图1是一种半导体结构的结构示意图；
[0010]图2是本专利技术半导体结构一实施例的结构示意图；
[0011]图3至图14是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0012]目前半导体结构的性能有待提高。现结合一种半导体结构分析其性能有待提高的原因。
[0013]参考图1，示出了一种半导体结构的结构示意图。
[0014]所述半导体结构包括：基底10；栅极结构20，位于基底10上；源漏掺杂区30，位于栅极结构20两侧的基底10内；层间介质层40，覆盖栅极结构20和基底10；空气侧墙25，位于栅极结构20的侧壁和层间介质层40之间；源漏插塞50，贯穿源漏掺杂区30顶部的层间介质层40且与源漏掺杂区30相连；栅极插塞60，贯穿栅极结构20顶部的层间介质层40且与栅极结构20相连。
[0015]通过在栅极结构20的侧壁和层间介质层40之间设置空气侧墙25，用于减小栅极结构20和源漏插塞50之间的电容。形成源漏插塞50和栅极插塞60的步骤包括：刻蚀源漏掺杂区30顶部的层间介质层40，形成源漏接触孔(图未示)；刻蚀栅极结构20顶部的层间介质层40，形成栅极接触孔(图未示)；在源漏接触孔和栅极接触孔中填充导电材料，形成位于源漏接触孔中的源漏插塞50、以及位于栅极接触孔中的栅极插塞60。但是，在刻蚀层间介质层40的过程中，当出现套刻偏差(overlay shift)或过刻蚀(over etch，OE)的问题时，容易导致空气侧墙25被刻穿，从而导致空气侧墙25和源漏接触孔相连通，或者空气侧墙25和栅极接触孔相连通，这增大了栅极结构20的侧壁或源漏掺杂区30被暴露的概率，相应的，源漏插塞50或栅极插塞60的材料填充至空气侧墙25中，进而导致漏掺杂区30和栅极结构20之间发生短接的概率，相应降低了半导体结构的性能。
[0016]为了解决所述技术问题，本专利技术实施例提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏掺杂区，位于所述栅极结构两侧的基底内；源漏插塞，位于所述源漏掺杂区的顶部且与所述源漏掺杂区相连；栅极插塞，位于所述栅极结构的顶部且与所述栅极结构相连，所述栅极插塞的侧壁与所述源漏插塞的侧壁相对设置，且所述源漏插塞和栅极插塞的相对侧壁、与所述基底围成沟槽；密封介质层，位于所述沟槽中且密封所述沟槽
的顶部，所述沟槽中的密封介质层中具有空气隙。
[0017]本专利技术实施例通过使得源漏插塞和栅极插塞之间具有空气隙，从而减小了栅极结构和源漏插塞之间的电容；而且，本专利技术实施例未在栅极结构的侧壁位置处设置空气侧墙，因此，降低了源漏插塞或栅极插塞的材料填充至栅极结构的侧壁位置处的概率，从而降低了源漏掺杂区和栅极结构之间发生短接的概率；综上，本专利技术实施例不仅降低了源漏掺杂区和栅极结构之间发生短接的概率，且能够减小栅极结构和源漏插塞之间的电容，从而提高了半导体结构的性能，例如，改善半导体结构的交流性能。
[0018]为使本专利技术实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。
[0019]图2是本专利技术半导体结构一实施例的结构示意图。
[0020]所述半导体结构包括：基底100；栅极结构110，位于基底100上；源漏掺杂区120，位于所述栅极结构110两侧的基底100内；源漏插塞130，位本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底；栅极结构，位于所述基底上；源漏掺杂区，位于所述栅极结构两侧的基底内；源漏插塞，位于所述源漏掺杂区的顶部且与所述源漏掺杂区相连；栅极插塞，位于所述栅极结构的顶部且与所述栅极结构相连，所述栅极插塞与所述源漏插塞的侧壁相对设置，且所述源漏插塞和栅极插塞的相对侧壁、与所述基底围成沟槽；密封介质层，位于所述沟槽中且密封所述沟槽的顶部，所述沟槽中的密封介质层中具有空气隙。2.如权利要求1所述的半导体结构，其特征在于，所述密封介质层还位于所述源漏插塞和栅极插塞侧部的基底上。3.如权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述密封介质层的底部和基底之间。4.如权利要求3所述的半导体结构，其特征在于，所述层间介质层顶部至所述源漏插塞和栅极插塞中任一个的顶部的距离为15纳米至95纳米。5.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅极盖帽层，位于所述栅极插塞露出的栅极结构顶部。6.如权利要求5所述的半导体结构，其特征在于，所述栅极盖帽层的厚度为3纳米至20纳米。7.如权利要求5所述的半导体结构，其特征在于，所述栅极盖帽层的材料包括氮化钛和氮化钽中的一种或两种。8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：侧墙结构，覆盖所述栅极结构的部分侧壁，所述侧墙结构的顶部低于所述栅极结构的顶部。9.如权利要求8所述的半导体结构，其特征在于，所述侧墙结构包括覆盖所述栅极结构侧壁的侧墙层、以及覆盖所述侧墙层侧壁的接触孔刻蚀停止层。10.如权利要求8所述的半导体结构，其特征在于，所述侧墙结构顶部至所述栅极结构顶部的距离为5纳米至20纳米。11.如权利要求1所述的半导体结构，其特征在于，所述密封介质层的材料包括氧化硅、低k介质材料或超低k介质材料。12.如权利要求1所述的半导体结构，其特征在于，所述源漏插塞的顶部线宽尺寸大于底部线宽尺寸，所述栅极插塞的顶部线宽尺寸大于底部线宽尺寸。13.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂区，所述栅极结构侧部的基底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的顶部；形成贯穿所述源漏掺杂区顶部上方的层间介质层、且与所述源漏掺杂区相连的源漏插塞、以及贯穿所述栅极结构顶部上方的层间介质层、且与所述栅极结构相连的栅极插塞，所述栅极插塞与所述源漏插塞的侧壁相对设置；刻蚀所述源漏插塞和栅极插塞之间的层间介质层，使所述源漏插塞和栅极插塞的相对
侧壁、与所述基底围成沟槽；在所述沟槽中形成密封介质层，所述密封介质层密封所述沟槽的顶部，且所述沟槽中的密封介质层中形成有空气隙。14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述栅极结构的顶部形成有栅极盖帽层。15.如权利要求14所述的半导体结构的形成方法，其特征在于，在形成所述层间介质层之前，所述栅极结构侧部的基底上形成有底部介质层，所述底部介质层覆盖所述栅极结构的侧壁；在形成所述层间介质层之前，所述形成方法还包括：去除部分高度的所述栅极结构，在所述底部介质层中形成第一凹槽；在所述第一凹槽中形成所述栅极盖帽层；形成所述层间介质层的步骤包括：形成覆盖所述栅极盖帽层和底部介质层的顶部介质...

【专利技术属性】
技术研发人员：韩秋华，李昱辰，郑二虎，张海洋，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：