一种适用于栅驱动的欠压锁定电路制造技术

本发明专利技术属于集成电路技术领域，具体涉及一种适用于栅驱动的欠压锁定电路。本发明专利技术使用全NMOS晶体管和电阻实现，通过阈值比较控制晶体管导通与关断，使得电源电压变化时流经电阻的电流产生差异输出迟滞量，不需要其他模块提供基准偏置电压，而且避免使用电压比较器，简化电路的同时，也减小了工艺失调对欠压锁定模块精度与响应速度的影响。利用本发明专利技术可以在电源电压欠压时，快速响应关闭电路逻辑，并且实现欠压翻转阈值可调。欠压翻转阈值可调。欠压翻转阈值可调。

【技术实现步骤摘要】
一种适用于栅驱动的欠压锁定电路


[0001]本专利技术属于集成电路
，具体的说是涉及一种适用于栅驱动的欠压锁定电路。

技术介绍

[0002]欠压锁定电路(Under Voltage Lock Out,UVLO)在模拟集成电路领域中应用广泛。通常，栅驱动芯片系统在上电启动时，外部电源会通过输入端的等效电阻和电容对其充电，当电压上升到所设计的开启电压时电路开始工作。而在电路开启瞬间，如果芯片系统的负载电流过大，很有可能把电路两端的电压拉到开启电压以下，出现一启动就关断的情况。而且在系统正常工作条件下，由于负载的消耗，电源电压也会不断下降。因此为保证电路启动后能进入正常工作状态并稳定工作，也为了保证电路工作时电源电压的波动不会对整个电路和系统造成损害，通常需要使用欠压锁定电路，对实际加在电路两端的电源电压进行监控和锁定。
[0003]传统的欠压锁定电路如图1所示，主要包括采样部分、正反馈迟滞部分和比较输出部分。电源电压V
DD
通过电阻分压完成输入电压采样，外部基准源提供基准电压V
REF
，通过将采样电阻分压V1与基准电压V
REF
经过COMP比较器进行比较，比较器输出UVLO_OUT为欠压锁定信号。其工作原理为，当电源电压处于上电状态的较低值时，采样电压V1低于基准电压V
REF
，表明电源电压未达到预定工作值，则比较器输出为低电平，禁止后续电路工作；当电源电压持续上升满足V1>V
REF
时，比较器输出由低电平跳变到高电平，启动后续电路工作。通过判断输出电压是否达到晶体管M1的开启阈值，造成M1导通，从而将电阻R3短路，实现相应的迟滞效果，从而避免由于电源电压在翻转阈值附近波动造成欠压锁定电路不断误触发。
[0004]但是，传统的欠压锁定电路通过电阻阻值实现迟滞的方法会由于工艺的问题导致翻转阈值和迟滞量不准确，使用电阻还会占用较大的版图面积；通过外部基准电路产生基准电压，使得电路独立性差，增加电路的复杂性；同时还需要电压比较器作为逻辑控制，而比较器的输入运放对管又会带来工艺失调，进一步会影响到欠压保护模块的精度和响应速度。

技术实现思路

[0005]针对以上传统欠压锁定电路的不足之处，本专利技术提出了一种适用于栅驱动的欠压锁定电路，可以实现欠压快速响应和翻转阈值可调，同时该电路由全NMOS晶体管和电阻组成，结构简单，不需要其他电路模块提供基准偏置电压，而且避免使用电压比较器，从而最大程度地减小其他模块的影响。
[0006]本专利技术的技术方案为：
[0007]一种适用于栅驱动的欠压锁定电路，其特征在于，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电阻、第二电阻、第三电阻、第四电阻和第五电阻；其中，第一电阻和第二电阻构成的串联支路一端接电源，另一端接地；第一
NMOS管的漏极接第一电阻和第二电阻的连接点，其栅极和漏极互连，其源极接第二NMOS管的漏极和栅极、第三NMOS管的栅极、第五NMOS管的栅极；第二NMOS管的源极接地；第三NMOS管的漏极通过第三电阻后接电源，其源极接地；第四NMOS管的漏极通过第三电阻后接电源，其栅极通过第四电阻后接电源，其源极接第五NMOS管的漏极，第五NMOS管的源极接地；第六NMOS管的漏极通过第四电阻后接电源，其栅极通过第三电阻后接电源，其源极接地；第七NMOS管的漏极通过第五电阻后接电源，其栅极通过第四电阻后接电源，其源极接地；第七NMOS管漏极与第五电阻的连接点为锁定电路输出端。
[0008]本专利技术增益效果：利用电源纹波前馈电路，阻断传统无片外电容LDO中由于功率管栅源电源噪声电压不一致导致的电源纹波通过功率管泄漏到输出的路劲，从而提升LDO的中高频的PSR性能。
附图说明
[0009]图1为传统欠压锁定电路示意图。
[0010]图2为本专利技术提出的欠压锁定晶体管级电路实现示意图。
[0011]图3为本专利技术提出的欠压锁定电路的原理示意图。
[0012]图4为本专利技术提出的欠压锁定电路的直流仿真曲线示意图。
具体实施方式
[0013]下面结合附图对本专利技术进行详细描述。
[0014]如图2所示为本专利技术的欠压锁定晶体管级电路实现示意图。电路由全NMOS晶体管和电阻组成，其中包含7个N型MOSFET和5个电阻，N型MOSFET均为5V低压器件，电路通过检测电源电压V
DD
，输出欠压锁定UVLO_OUT信号，电源轨为V
DD
‑
GND，电源轨压差为5V。
[0015]图3是本专利技术实例提出的欠压锁定电路原理示意图，横坐标表示时间，单位为秒，纵坐标为欠压锁定电路内部节点电压，单位为伏特，其中虚线为电源电压V
DD
随时间的变化曲线，实线为欠压锁定电路的输出电压UVLO_OUT随时间变化的曲线。在电源电压V
DD
变化过程中，欠压输出UVLO_OUT也跟随V
DD
变化，当V
DD
高于恢复值V
DDUV+
时，欠压输出为低电平；当V
DD
低于欠压值V
DDUV
‑
时，欠压输出跟随V
DD
变化，接近V
DD
电位。
[0016]结合图2和图3，对本专利技术实例的原理进行详细描述。
[0017]在电源电压V
DD
不发生欠压时，欠压输出为低电平，芯片内部其他逻辑电路正常工作。在V
DD
缓慢上升过程中，达到上升欠压翻转阈值后，输出翻转为低电平；而在V
DD
缓慢下降过程中，当达到下降欠压翻转阈值后，输出翻转为高电平。同时通过阈值比较控制MN4管的导通与关断，导致流经电阻R3上的电流产生差异，实现迟滞量。避免使用其他模块提供基准电压，而且避免使用电压比较器，从而减小了工艺失调对欠压锁定电路精度所带来的影响。
[0018]电源电压V
DD
经过电阻R1和R2分压后得到电压V1，V1在MN1和MN2串联支路上产生偏置电流，也为电流镜电路MN2、MN3和MN5提供偏置电压。
[0019]下面根据输入电源电压V
DD
的上升和下降过程对电路的具体工作状态进行阐述说明。
[0020]在电源电压V
DD
上升过程中，当V
DD
处于较低电平时，经过电阻R1和栅漏短接的MN1管压降后得到的电压V3未达到MN3管的开启阈值，导致MN3管关断，电流镜电路关断，电压V
DD
逐渐上升导致电压V2上升并导通MN6管，输出UVLO_OUT被电阻R5上拉跟随V
DD
变化。V
DD
继续增加，当电压V3上升到MN3管的开启阈值时，MN3管开始导通，其漏端电压V2开始下降，MN3管镜像MN2管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种适用于栅驱动的欠压锁定电路，其特征在于，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电阻、第二电阻、第三电阻、第四电阻和第五电阻；其中，第一电阻和第二电阻构成的串联支路一端接电源，另一端接地；第一NMOS管的漏极接第一电阻和第二电阻的连接点，其栅极和漏极互连，其源极接第二NMOS管的漏极和栅极、第三NMOS管的栅极、第五NMOS管的栅极；第二NMOS管...

【专利技术属性】
技术研发人员：明鑫，石家伟，叶自凯，王卓，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：