基于灵敏放大器的低功耗高性能的触发器及其工作方法技术

本发明专利技术公开了一种基于灵敏放大器的低功耗高性能的触发器及其工作方法，该触发器包括触发器主级和触发器从级；其中，触发器主级中包括：预充电部分、类RAM结构、数据输入部分、开关管、短路管；触发器从级包括两个反相器inv3、inv4和一个C单元。本发明专利技术能够极大程度降低触发器内部产生毛刺的可能，以降低功耗；并能摆脱Q和QB的依赖性，使得运行速度提高；同时，能大大降低外部负载对触发器性能的影响。大大降低外部负载对触发器性能的影响。大大降低外部负载对触发器性能的影响。

【技术实现步骤摘要】
基于灵敏放大器的低功耗高性能的触发器及其工作方法


[0001]本专利技术属于集成电路
，具体的说是一种基于灵敏放大器的低功耗高性能的触发器及其实现方法。

技术介绍

[0002]近些年来，随着半导体工艺的不断发展，集成电路的特征尺寸在不断减小，芯片的功耗也随之增加，芯片的功耗成为制约集成电路发展的主要因素，功耗增加不利于便携设备的使用，同时功耗增加带来的散热不足的问题有可能导致芯片不能正常工作，所以减小集成电路的功耗变得尤为重要。触发器是数字电路的基本组成单元，触发器的功耗约占数字电路总功耗的30％～50％，触发器频繁翻转或内部产生毛刺会极大程度增加芯片的功耗，严重情况下会导致芯片功能不能正常实现；同时，触发器作为数字电路的基础组成部分，触发器的速度极大程度制约了芯片整体的速度。因而，专利技术一种低功耗、高性能的触发器成为集成电路领域当下亟待解决的问题。

技术实现思路

[0003]本专利技术是为了解决上述现有技术的不足之处，提出了一种基于灵敏放大器的低功耗高性能的触发器及其工作方法，以期能在保证触发器的速度要求的同时，大大降低触发器的功耗和内部产生毛刺的可能，同时能摆脱Q和QB的依赖性，使得运行速度提高；并能将外部电容负载和触发器内部隔离，以提高触发器的抗干扰能力。
[0004]本专利技术为达到上述专利技术目的，采用如下技术方案：
[0005]本专利技术一种基于灵敏放大器的低功耗高性能的触发器的特点包括：触发器主级、触发器从级；
[0006]所述触发器主级包括：数据输入部分、预充电部分、类RAM结构、短路管、开关管；
[0007]所述数据输入部分包括：第二NMOS管N2和第四NMOS管N4；
[0008]所述预充电部分包括：第一PMOS管P1和第二PMOS管P2；
[0009]所述类RAM结构是由交叉耦合的两个反相器组成，并包括：第三PMOS管P3、第四PMOS管P4、第三NMOS管N3和第五NMOS管N5；由所述第三PMOS管P3和第三NMOS管N3组成第一反相器inv1；由所述第四PMOS管P4和第五NMOS管N5组成第二反相器inv2；
[0010]所述短路管为第六NMOS管N6；
[0011]所述开关管为第一NMOS管N1；
[0012]所述触发器从级包括：第三反相器inv3和第四反相器inv4和1个C单元；
[0013]所述第三反相器inv3由第七PMOS管P7和第九NMOS管N9组成；
[0014]所述第四反相器inv4由第八PMOS管P8、第十NMOS管N10组成；
[0015]所述C单元包括：第五PMOS管P5、第六PMOS管P6、第七NMOS管N7和第八NMOS管N8；
[0016]所述预充电部分的第一PMOS管P1和第二PMOS管P2在时钟信号CLK＝0时，将所述触发器主级输出的全摆幅信号SB、RB置于高电平；同时，所述开关管在CLK＝0时关断，使得第
三NMOS管N3、第二NMOS管N2、第一NMOS管N1之间的下拉通路无法形成或者第五NMOS管N5、第四NMOS管N4、第一NMOS管N1之间组成的下拉通路无法形成，以维持所述触发器主级输出的全摆幅信号SB、RB为高电平状态；
[0017]预充电部分的第一PMOS管P1和第二PMOS管P2在时钟信号CLK＝1时关断，使得触发器主级输出的全摆幅信号SB和RB处于非置位状态，同时所述开关管在CLK＝1时导通，使得第二NMOS管N2和第四NMOS管N4能够根据差分输入信号D和DB的值选择性形成第三NMOS管N3、第二NMOS管N2、第一NMOS管N1之间的下拉通路或者第五NMOS管N5、第四NMOS管N4、第一NMOS管N1之间组成的下拉通路，从而将触发器主级输出的全摆幅信号SB或RB的电平置于低电平；
[0018]所述第二NMOS管N2和第四NMOS管N4分别读取外部的差分输入信号D和DB并作为触发器主级的输入；
[0019]所述第一反相器inv1和所述第二反相器inv2在时钟信号CLK＝1时，根据差分输入信号D和DB中电平较高的信号，通过第一反相器inv1或第二反相器inv2选择性地拉低触发器主级输出的全摆幅信号SB或RB，通过第二反相器inv2或第一反相器inv1拉高触发器主级输出的另一个全摆幅信号RB或SB，并将全摆幅信号SB和RB输出给所述触发器从级；
[0020]所述短路管一直处于导通状态，并泄放因第三PMOS管P3或者第四PMOS管P4的漏电而引发的触发器主级输出的全摆幅信号信号SB和RB的错误翻转；
[0021]所述第三反相器inv3将触发器主级输出的全摆幅信号SB反向，并生成C单元的输入信号S；
[0022]所述C单元接收所述输入信号S和触发器主级输出的全摆幅信号RB，并产生输出信号QB；
[0023]在时钟信号CLK＝0时，第七NMOS管N7或第八NMOS管N8导通；第五PMOS管P5或第六PMOS管P6导通，所述C单元的输出信号QB保持高阻态；
[0024]在时钟信号CLK＝1时，C单元根据所接收的输出信号RB和S产生C单元的输出信号QB；
[0025]所述第四反相器inv4将所述C单元的输出信号QB反向，并生成所述触发器的输出信号Q。
[0026]本专利技术所述的基于灵敏放大器的低功耗高性能的触发器的特点也在于：
[0027]所述触发器主级的第一输入端为第二NMOS管N2的栅极，并连接外部的输入信号D；
[0028]所述触发器主级的第二输入端为第四NMOS管N4的栅极，并连接到外部的输入信号DB；
[0029]所述触发器主级的第一输出端为第一PMOS管P1和第三PMOS管P3的漏极，并输出全摆幅信号SB；
[0030]所述触发器主级的第二输出端为第二PMOS管P2和第四PMOS管P4的漏极，并输出全摆幅信号RB；
[0031]第一PMOS管P1、第二PMOS管P2的源极连接电源VDD，第一PMOS管P1、第二PMOS管P2的栅极连接时钟信号CLK，第一PMOS管P1的漏极产生触发器主级输出的全摆幅信号SB，第二PMOS管P2的漏极产生触发器主级输出的全摆幅信号RB；
[0032]第三PMOS管P3和第一PMOS管P1并联，第三PMOS管P3的源极连接第一PMOS管P1的源
极，第三PMOS管P3的漏极连接第一PMOS管P1的漏极，第三PMOS管P3的栅极连接到第四PMOS管P4的漏极；第四PMOS管P4和第二PMOS管P2并联，第四PMOS管P4的源极连接到第二PMOS管P2的源极，第四PMOS管P4的漏极连接到第二PMOS管P2的漏极，，第四PMOS管P4的栅极连接到第三PMOS管P3的漏极；
[0033]第三NMOS管N3的源极连接到第二NMOS管N2的漏极，第三NMOS管N3的漏极连接第三PMOS管P3的漏极，第三NMOS管N3的栅极连接到第三PMOS管P3的栅极；第五NMOS管N5的源极连接到第四NMOS管N本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于灵敏放大器的低功耗高性能的触发器，其特征包括：触发器主级、触发器从级；所述触发器主级包括：数据输入部分、预充电部分、类RAM结构、短路管、开关管；所述数据输入部分包括：第二NMOS管N2和第四NMOS管N4；所述预充电部分包括：第一PMOS管P1和第二PMOS管P2；所述类RAM结构是由交叉耦合的两个反相器组成，并包括：第三PMOS管P3、第四PMOS管P4、第三NMOS管N3和第五NMOS管N5；由所述第三PMOS管P3和第三NMOS管N3组成第一反相器inv1；由所述第四PMOS管P4和第五NMOS管N5组成第二反相器inv2；所述短路管为第六NMOS管N6；所述开关管为第一NMOS管N1；所述触发器从级包括：第三反相器inv3和第四反相器inv4和1个C单元；所述第三反相器inv3由第七PMOS管P7和第九NMOS管N9组成；所述第四反相器inv4由第八PMOS管P8、第十NMOS管N10组成；所述C单元包括：第五PMOS管P5、第六PMOS管P6、第七NMOS管N7和第八NMOS管N8；所述预充电部分的第一PMOS管P1和第二PMOS管P2在时钟信号CLK＝0时，将所述触发器主级输出的全摆幅信号SB、RB置于高电平；同时，所述开关管在CLK＝0时关断，使得第三NMOS管N3、第二NMOS管N2、第一NMOS管N1之间的下拉通路无法形成或者第五NMOS管N5、第四NMOS管N4、第一NMOS管N1之间组成的下拉通路无法形成，以维持所述触发器主级输出的全摆幅信号SB、RB为高电平状态；预充电部分的第一PMOS管P1和第二PMOS管P2在时钟信号CLK＝1时关断，使得触发器主级输出的全摆幅信号SB和RB处于非置位状态，同时所述开关管在CLK＝1时导通，使得第二NMOS管N2和第四NMOS管N4能够根据差分输入信号D和DB的值选择性形成第三NMOS管N3、第二NMOS管N2、第一NMOS管N1之间的下拉通路或者第五NMOS管N5、第四NMOS管N4、第一NMOS管N1之间组成的下拉通路，从而将触发器主级输出的全摆幅信号SB或RB的电平置于低电平；所述第二NMOS管N2和第四NMOS管N4分别读取外部的差分输入信号D和DB并作为触发器主级的输入；所述第一反相器inv1和所述第二反相器inv2在时钟信号CLK＝1时，根据差分输入信号D和DB中电平较高的信号，通过第一反相器inv1或第二反相器inv2选择性地拉低触发器主级输出的全摆幅信号SB或RB，通过第二反相器inv2或第一反相器inv1拉高触发器主级输出的另一个全摆幅信号RB或SB，并将全摆幅信号SB和RB输出给所述触发器从级；所述短路管一直处于导通状态，并泄放因第三PMOS管P3或者第四PMOS管P4的漏电而引发的触发器主级输出的全摆幅信号信号SB和RB的错误翻转；所述第三反相器inv3将触发器主级输出的全摆幅信号SB反向，并生成C单元的输入信号S；所述C单元接收所述输入信号S和触发器主级输出的全摆幅信号RB，并产生输出信号QB；在时钟信号CLK＝0时，第七NMOS管N7或第八NMOS管N8导通；第五PMOS管P5或第六PMOS管P6导通，所述C单元的输出信号QB保持高阻态；在时钟信号CLK＝1时，C单元根据所接收的输出信号RB和S产生C单元的输出信号QB；
所述第四反相器inv4将所述C单元的输出信号QB反向，并生成所述触发器的输出信号Q。2.根据权利要求1所述的基于灵敏放大器的低功耗高性能的触发器，其特征在于：所述触发器主级的第一输入端为第二NMOS管N2的栅极，并连接外部的输入信号D；所述触发器主级的第二输入端为第四NMOS管N4的栅极，并连接到外部的输入信号DB；所述触发器主级的第一输出端为第一PMOS管P1和第三PMOS管P3的漏极，并输出全摆幅信号SB；所述触发器主级的第二输出端为第二PMOS管P2和第四PMOS管P4的漏极，并输出全摆幅信号RB；第一PMOS管P1、第二PMOS管P2的源极连接电源VDD，第一PMOS管P1、第二PMOS管P2的栅极连接时钟信号CLK，第一PMOS管P1的漏极产生触发器主级输出的全摆幅信号SB，第二PMOS管P2的漏极产生触发器主级输出的全摆幅信号RB；第三PMOS管P3和第一PMOS管P1并联，第三PMOS管P3的源极连接第一PMOS管P1的源极，第三PMOS管P3的漏极连接第一PMOS管P1的漏极，第三PMOS管P3的栅极连接到第四PMOS管P4的漏极；第四PMOS管P4和第二PMOS管P2并联，第四PMOS管P4的源极连接到第二PMOS管P2的源极，第四PMOS管P4的漏极连接到第二PMOS管P2的漏极，，第四PMOS管P4的栅极连接到第三PMOS管P3的漏极；第三NMOS管N3的源极连接到第二NMOS管N2的漏极，第三NMOS管N3的漏极连接第三PMOS管P3的漏极，第三NMOS管N3的栅极连接到第三PMOS管P3的栅极；第五NMOS管N5的源极连接到第四NMOS管N4的漏极，第五NMOS管N5的漏极连接到第四PMOS管P4的漏极，第五NMOS管N5的栅极连接到第四PMOS管P4的栅极；所述数据输入部分中，第二NMOS管N2的源极和第四NMOS管N4的源极一起连接到第一NMOS管N1的漏极，第二NMOS管N2的漏极连接到第三NMOS管N3的源极，第二NMOS管N2的栅极作为触发器主级第一输出端并连接外部输入信号D，第四...

【专利技术属性】
技术研发人员：杜高明，王超，王琦，贾忱皓，陈卓然，陶斯博，刘洋，周睿彬，杜嘉程，崔丰麒，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：