一种双芯片堆叠封装结构及方法技术

本发明专利技术属于芯片封装技术领域，具体公开了一种双芯片堆叠封装结构及方法，包括：基板；第一芯片、第二芯片、第三芯片和第四芯片，第一芯片和第二芯片切割为一个整体；第三芯片和第四芯片切割为一个整体；第一芯片和第二芯片切割的整体固定在基板上；第三芯片和第四芯片切割的整体固定在第一芯片和第二芯片切割的整体上；封装体，设置在基板上，第一芯片、第二芯片、第三芯片和第四芯片封装于封装体内。本发明专利技术将两个芯片切割为一个整体双芯片进行堆叠封装，封装过程中对切割的整体双芯片进行抓取，对双芯片中的两个芯片间进行平铺打线后与其他双芯片堆叠打线，使得每小时产量提升，节省堆叠空间，增加产品容量。增加产品容量。增加产品容量。

A double chip stack packaging structure and method

【技术实现步骤摘要】
一种双芯片堆叠封装结构及方法


[0001]本专利技术属于芯片封装
，具体涉及一种双芯片堆叠封装结构及方法。

技术介绍

[0002]Memory产品市场要求容量越来越大，芯片越来越薄，封装的厚度要求越薄。现有技术中晶圆来料减划工序时为单芯片划片，上芯工序时采取单芯片抓取堆叠，芯片封装时也采用单芯片进行封装，工序复杂且效率低，封装厚度厚，产品容量小。

技术实现思路

[0003]为了克服现有技术的缺点，本专利技术的目的在于提供一种双芯片堆叠封装结构及方法，以解决现有技术中用单芯片划片，单芯片抓取堆叠，并且采用单芯片进行封装时效率低，产品容量小的问题。
[0004]为了达到上述目的，本专利技术采用以下技术方案实现：
[0005]一方面，本专利技术提供一种双芯片堆叠封装结构，其特征在于，包括：
[0006]基板；
[0007]第一芯片、第二芯片、第三芯片和第四芯片，第一芯片和第二芯片切割为一个整体；第三芯片和第四芯片切割为一个整体；所述第一芯片和第二芯片切割的整体固定在所述基板上；所述第三芯片和第四芯片切割的整体固定在第一芯片和第二芯片切割的整体上；
[0008]封装体，设置在所述基板上，所述第一芯片、第二芯片、第三芯片和第四芯片封装于封装体内。
[0009]进一步的，所述第一芯片和第二芯片切割的整体通过第一胶膜固定在所述基板上；所述第三芯片和第四芯片切割的整体通过第二胶膜堆叠固定在第一芯片和第二芯片切割的整体上。
[0010]进一步的，所述第一芯片与第二芯片之间通过金线电性连接；第一芯片与基板之间通过金线电性连接；第三芯片与第四芯片之间通过金线电性连接；第四芯片与基板之间通过金线电性连接。
[0011]进一步的，所述第一芯片、第二芯片、第三芯片和第四芯片为相同型号存储芯片。
[0012]进一步的，所述第一胶膜的厚度为20μm，第二胶膜的厚度为100μm。
[0013]进一步的，所述第一芯片、第二芯片、第三芯片和第四芯片的厚度均为100μm。
[0014]进一步的，所述第一芯片和第二芯片切割的整体为双芯片；所述第三芯片和第四芯片切割的整体为双芯片。
[0015]进一步的，所述基板为印刷电路板。
[0016]另一方面，本专利技术提供一种双芯片堆叠封装方法，包括：
[0017]将第一芯片和第二芯片切割的整体抓取到基板上，通过第一胶膜将第一芯片和第二芯片切割的整体固定在基板上；对第一芯片和第二芯片之间进行平铺打线，并与基板之
间进行立体打线；将第三芯片和第四芯片切割的整体抓取到第一芯片和第二芯片切割的整体上，通过第二胶膜将第三芯片和第四芯片切割的整体固定在第一芯片和第二芯片切割的整体上；对第三芯片与第四芯片之间进行平铺打线，并与基板之间进行立体打线，并在第一芯片第二芯片、第三芯片和第四芯片外设置封装体。
[0018]进一步的，所述第一芯片和第二芯片切割的整体、第三芯片和第四芯片切割的整体均为双芯片，双芯片的制备方法包括：
[0019]晶圆来料后，对晶圆进行横向和竖向划片，形成切割道，切割形成若干两个芯片连接在一起的双芯片。
[0020]本专利技术至少具有以下有益效果：
[0021]1、本专利技术将两个芯片切割为一个整体双芯片进行堆叠封装，封装过程中对切割的整体双芯片进行抓取，对双芯片中的两个芯片间进行平铺打线后与其他双芯片堆叠打线，使得每小时产量提升，节省堆叠空间，增加产品容量。
[0022]2、本专利技术减划工艺中对双芯片进行划片，提高每小时产量。
附图说明
[0023]构成本专利技术的一部分的说明书附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0024]图1为本专利技术一种双芯片堆叠封装结构示意图；
[0025]图2为本专利技术晶圆的划片示意图；
[0026]图3为现有技术单芯片堆叠封装结构示意图；
[0027]图4为现有技术晶圆的划片示意图。
[0028]附图标记：1、第一芯片；2、第二芯片；3、第三芯片；4、第四芯片；5、第一胶膜；6、基板；7、金线；8、单芯片；9、双芯片；10、切割道；11、晶圆；12、第二胶膜。
具体实施方式
[0029]下面将参考附图并结合实施例来详细说明本专利技术。需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互组合。
[0030]以下详细说明均是示例性的说明，旨在对本专利技术提供进一步的详细说明。除非另有指明，本专利技术所采用的所有技术术语与本专利技术所属领域的一般技术人员的通常理解的含义相同。本专利技术所使用的术语仅是为了描述具体实施方式，而并非意图限制根据本专利技术的示例性实施方式。
[0031]如图3所示，为现有技术单芯片堆叠封装结构，包括：第一芯片1通过第一胶膜5固定在基板6上；第二芯片2通过第一胶膜5固定在第一芯片1上；第三芯片3通过第一胶膜5固定在第二芯片2上；第二芯片4通过第一胶膜5固定在第三芯片3上；第一芯片1与基板6通过金线7电性连接；第二芯片2与第一芯片1通过金线7电性连接；第三芯片3与第二芯片2通过金线7电性连接；第四芯片4与第三芯片3通过金线7电性连接。
[0032]如图4所示，为现有技术单芯片堆叠封装方法，包括：
[0033]减划工艺：晶圆11来料后，对晶圆11进行划片，形成切割道10，对单个芯片进行切割；形成若干单芯片8。
[0034]上芯及压焊打线工艺：对单芯片8进行抓取作业，对第一芯片1和第二芯片2需抓取两次；
[0035]将第一芯片1抓取到基板6上，通过第一胶膜5将第一芯片1固定在基板6上；将第二芯片2抓取到第一芯片1上，通过第一胶膜5将第二芯片2固定在第一芯片1上；对第一芯片1和第二芯片2之间进行立体打线，然后与基板6之间进行立体打线；将第三芯片3抓取到第二芯片2上，通过第一胶膜5将第三芯片3固定在第二芯片2上；将第四芯片4抓取到第三芯片3上，通过第一胶膜5将第四芯片4固定在第三芯片3上；对第三芯片3和第四芯片4之间进行立体打线，然后与基板6之间进行立体打线，并在第一芯片1、第二芯片2、第三芯片3和第四芯片4外设置封装体。
[0036]现有技术中第一胶膜5的厚度为20μm，第一芯片1、第二芯片2、第三芯片3和第四芯片4的厚度均为100μm。
[0037]实施例1
[0038]如图1所示，一种双芯片堆叠封装结构，包括：
[0039]基板6；
[0040]第一芯片1、第二芯片2、第三芯片3和第四芯片4，第一芯片1和第二芯片2切割为一个整体；第三芯片3和第四芯片4切割为一个整体；第一芯片1和第二芯片2切割的整体通过第一胶膜5固定在基板6上；第三芯片3和第四芯片4切割的整体通过第二胶膜12堆叠固定在第一芯片1和第二芯片2切割的整体上；
[0041]封装体，设置在基板6上，第一芯片1、第二芯片2、第三芯片3和第四芯片4封装于封装体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双芯片堆叠封装结构，其特征在于，包括：基板(6)；第一芯片(1)、第二芯片(2)、第三芯片(3)和第四芯片(4)，第一芯片(1)和第二芯片(2)切割为一个整体；第三芯片(3)和第四芯片(4)切割为一个整体；所述第一芯片(1)和第二芯片(2)切割的整体固定在所述基板(6)上；所述第三芯片(3)和第四芯片(4)切割的整体固定在第一芯片(1)和第二芯片(2)切割的整体上；封装体，设置在所述基板(6)上，所述第一芯片(1)、第二芯片(2)、第三芯片(3)和第四芯片(4)封装于封装体内。2.根据权利要求1所述的一种双芯片堆叠封装结构，其特征在于，所述第一芯片(1)和第二芯片(2)切割的整体通过第一胶膜(5)固定在所述基板(6)上；所述第三芯片(3)和第四芯片(4)切割的整体通过第二胶膜(12)堆叠固定在第一芯片(1)和第二芯片(2)切割的整体上。3.根据权利要求1所述的一种双芯片堆叠封装结构，其特征在于，所述第一芯片(1)与第二芯片(2)之间通过金线电性连接；第一芯片(1)与基板(6)之间通过金线电性连接；第三芯片(3)与第四芯片(4)之间通过金线电性连接；第四芯片(4)与基板(6)之间通过金线电性连接。4.根据权利要求1所述的一种双芯片堆叠封装结构，其特征在于，所述第一芯片(1)、第二芯片(2)、第三芯片(3)和第四芯片(4)为相同型号存储芯片。5.根据权利要求2所述的一种双芯片堆叠封装结构，其特征在于，所述第一胶膜(5)的厚度为20μm，第二胶膜(12)的厚度为100μm。6.根据权利要求1所述的一...

【专利技术属性】
技术研发人员：李凯，
申请(专利权)人：华天科技南京有限公司，
类型：发明
国别省市：