一种MOSFET电流路径优化结构及其制备方法技术

本发明专利技术公开了一种MOSFET电流路径优化结构及其制备方法，包括：基底和位于基底表面的外延层，外延层的本体内靠近上表面处两侧均设有掺杂区，每个掺杂区包括N+掺杂区、P+掺杂区和P

A MOSFET current path optimized structure and its preparation method

【技术实现步骤摘要】
一种MOSFET电流路径优化结构及其制备方法


[0001]本专利技术属于半导体领域，特别涉及一种MOSFET电流路径优化结构及其制备方法。

技术介绍

[0002]随着全球用电量的增加，对节能减碳的要求也与日俱增，因此高效率的功率组件也开始成为各个半导体业者追求的目标。所谓的高效率的功率组件必须满足能够承受高电压与高电流、可操作于高频率且具备低切换速度及低功率损耗等要求。因此以传统的硅作为基板的功率组件已不符合上述所要求。相较于传统硅材料，以目前的宽能隙材料碳化硅(SiC)和纯硅的特性较为接近，同样能满足上述需求，更适合做为体积较小的功率组件。
[0003]碳化硅是一种极性晶体，即不同极性面向就有不同的特性。对于以碳化硅为基底外延材料所做成的功率金属氧化物半导体场效晶体管(MOSFET)而言，除了制程如生长方式与闸极氧化层等问题要克服，最大的影响便是通道阻值，以平面式SiC MOSFET为例，如图1所示，其通道随着闸极电压增加而开启，电流I1延着闸极下方的XZ面(极性面0001)而流通，但以此极性面所流过的电流所产生的通道阻值却占了组件全部阻值的8成以上，导致组件不易发挥出碳化硅本身材料的优势。

技术实现思路

[0004]针对现有技术中存在的问题，本专利技术公开了一种MOSFET电流路径优化结构及其制备方法，将闸极多晶硅采间隔方式埋在通道间，不仅可提高载子迁移率，降低通道阻值，而且加快了切换速度，降低了功率损耗。
[0005]本专利技术的上述技术目的是通过以下技术方案得以实现的：一种MOSFET电流路径优化结构，包括：基底和位于基底表面的外延层；所述外延层的本体内靠近上表面处两侧均设有掺杂区，每个所述掺杂区包括N+掺杂区、P+掺杂区和P
‑
掺杂区，所述N+掺杂区和P+掺杂区均位于所述P
‑
掺杂区内，所述P+掺杂区包覆所述N+掺杂区一侧边以及所述N+掺杂区平行于外延层上表面的部分区域，所述N+掺杂区和P+掺杂区的上表面与外延层上表面齐平；所述外延层的上表面有两列对称设置的凹槽组, 且每列凹槽组包括若干等间距排列的凹槽，所述外延层的上表面和凹槽表面均生长有闸极氧化层，且所述闸极氧化层覆盖所述N+掺杂区部分上表面；所述闸极氧化层上表面沉积有顶部闸极多晶硅层，且位于凹槽内的闸极氧化层内沉积有闸极多晶硅部，所述闸极多晶硅部向上连接顶部闸极多晶硅层；所述闸极氧化层和顶部闸极多晶硅层的上表面沉积有介电层，且所述介电层包覆顶部闸极多晶硅层侧边；所述介电层、P+掺杂区和N+掺杂区的上表面沉积有金属层。
[0006]优选地，所述基底和外延层均为碳化硅材料，且所述外延层为N型外延层。
[0007]优选地，所述凹槽的深度小于0.4μm，位于所述凹槽内的闸极氧化层同时与N+掺杂区、P
‑
掺杂区和外延层接触。
[0008]优选地，位于所述凹槽内的闸极氧化层的厚度A取值为0.03
ꢀ‑
0.08μm，位于所述外延层上表面的闸极氧化层的厚度B取值为0.08
ꢀ‑
0.14μm，且厚度B大于厚度A。
[0009]优选地，所述P
‑
掺杂区的布植材料为铝，且铝的整体浓度为10
15
cm
‑2等级。
[0010]优选地，所述N+掺杂区的布植材料为磷，且磷的整体浓度为10
15
cm
‑2等级。
[0011]优选地，所述P+掺杂区的布植材料为铝，且铝的整体浓度为10
16
cm
‑2等级。
[0012]优选地，所述顶部闸极多晶硅层的厚度为0.4
‑
1.0μm。
[0013]优选地，所述金属层为铝金属层，且金属层厚度为3
‑
5μm 。
[0014]一种MOSFET电流路径优化结构的制备方法，具体制备步骤如下：S1：在所述外延层上表面沉积氧化物，之后利用光刻板完成曝光制程，接着在离子布植后将氧化物去除，同样的步骤重复三次依次形成P
‑
掺杂区, N+掺杂区和P+掺杂区；S2：使用一层光刻板在900
‑
1000℃高温氯气环境下以湿蚀刻制程的方式在外延层上蚀刻出通道内的凹槽，随后在1200
‑
1300℃高温氧气环境下在外延层、N+掺杂区、P+掺杂区和凹槽表面生长出闸极氧化层；S3：在闸极氧化层表面沉积形成闸极多晶硅I,且闸极多晶硅I填充在凹槽内的闸极氧化层表面；S4：采用化学机械研磨方式清除表面的闸极多晶硅I，形成闸极多晶硅部，且闸极多晶硅部表面与闸极氧化层表面齐平；S5：在1200
‑
1300℃高温氧气环境下，将闸极多晶硅部表面氧化，使得闸极氧化层包覆闸极多晶硅部，再采用沉积氧化物方式将闸极氧化层表面垫高，使其厚度大于凹槽内的闸极氧化层；S6：采用一层光刻板在闸极氧化层上蚀刻出两个埋入式的闸极多晶硅接触孔，随后在闸极氧化层表面沉积形成顶部闸极多晶硅层，并填充在闸极多晶硅接触孔中，与凹槽内的闸极多晶硅部接触，再利用一层光刻板将顶部闸极多晶硅层两侧的闸极多晶硅蚀刻去除，露出部分闸极氧化层；S7：在闸极氧化层和顶部闸极多晶硅层表面沉积介电层，并采用光刻技术在介电层两侧进行干蚀刻，进一步去除闸极氧化层两侧多余的闸极氧化层，露出P+掺杂区和部分N+掺杂区上表面，形成金属接触孔，最后将金属沉积在介电层表面，并填充在金属接触孔中形成金属层，使得金属层位于P+掺杂区和部分N+掺杂区的上表面，即得到MOSFET器件。
[0015]有益效果：本专利技术公开了一种MOSFET电流路径优化结构及其制备方法，具有如下优点：1）本专利技术提出一种新的MOSFET器件结构，将闸极多晶硅埋在通道间，此结构的通道电流将分成同样是闸极多晶硅下方延着XZ面的电流I1，以及与闸极多晶硅侧面延着XY面(极性面1120)的电流I2，此极性面在通道浓度为10
17
~10
18 cm
‑3之间时，可将载子迁移率提高到90 cm2/Vs，从而大大降低了通道阻值。
[0016]2）本专利技术中由于图2的闸极氧化层厚度B远大于图1的闸极氧化层厚度A，且闸极多晶硅部几乎被P
‑
掺杂区所包覆，因此降低了闸汲极间的电容C
GD
与闸汲极间的电荷Q
GD
, 加快了切换速度，降低了功率损耗。
附图说明
[0017]图1为现有的MOSFET器件结构示意图。
[0018]图2为实施例1的MOSFET器件结构示意图（省略基底）。
[0019]图3为实施例1的MOSFET器件结构的部分俯视图（省略介电层和金属层）。
[0020]图4为本专利技术中步骤S1完成后的示意图。
[0021]图5为本专利技术中步骤S2完成后的示意图。
[0022]图6为本专利技术中步骤S3完成后的示意图。
[0023]图7为本专利技术中步骤S4完成后的示意图。
[0024]图8为本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MOSFET电流路径优化结构，其特征在于，包括：基底和位于基底表面的外延层；所述外延层的本体内靠近上表面处两侧均设有掺杂区，每个所述掺杂区包括N+掺杂区、P+掺杂区和P
‑
掺杂区，所述N+掺杂区和P+掺杂区均位于所述P
‑
掺杂区内，所述P+掺杂区包覆所述N+掺杂区一侧边以及所述N+掺杂区平行于外延层上表面的部分区域，所述N+掺杂区和P+掺杂区的上表面与外延层上表面齐平；所述外延层的上表面有两列对称设置的凹槽组, 且每列凹槽组包括若干等间距排列的凹槽，所述外延层的上表面和凹槽表面均生长有闸极氧化层，且所述闸极氧化层覆盖所述N+掺杂区部分上表面；所述闸极氧化层上表面沉积有顶部闸极多晶硅层，且位于凹槽内的闸极氧化层内沉积有闸极多晶硅部，所述闸极多晶硅部向上连接顶部闸极多晶硅层；所述闸极氧化层和顶部闸极多晶硅层的上表面沉积有介电层，且所述介电层包覆顶部闸极多晶硅层侧边；所述介电层、P+掺杂区和N+掺杂区的上表面沉积有金属层。2.根据权利要求1所述的MOSFET电流路径优化结构，其特征在于，所述基底和外延层均为碳化硅材料，且所述外延层为N型外延层。3.根据权利要求1或2所述的MOSFET电流路径优化结构，其特征在于，所述凹槽的深度小于0.4μm，位于所述凹槽内的闸极氧化层同时与N+掺杂区、P
‑
掺杂区和外延层接触。4.根据权利要求1或2所述的MOSFET电流路径优化结构，其特征在于，位于所述凹槽内的闸极氧化层的厚度A取值为0.03
ꢀ‑
0.08μm，位于所述外延层上表面的闸极氧化层的厚度B取值为0.08
ꢀ‑
0.14μm，且厚度B大于厚度A。5.根据权利要求1所述的MOSFET电流路径优化结构，其特征在于，所述P
‑
掺杂区的布植材料为铝，且铝的整体浓度为10
15
cm
‑2等级。6.根据权利要求1所述的MOSFET电流路径优化结构，其特征在于，所述N+掺杂区的布植材料为磷，且磷的整体浓度为10
15
cm
‑2等级。7.根据权利要求1所述的MOSFET电流路径优化结构，其特征在于，所述P+掺杂区的...

【专利技术属性】
技术研发人员：李振道，孙明光，
申请(专利权)人：南京融芯微电子有限公司，
类型：发明
国别省市：